半导体器件制造技术

在ＳＯＩ基板１的元件分离区域中，ＳＴＩ１０形成在硅层４内。在元件分离区域的端部，在硅层４的上表面内以埋入ＳＴＩ１０一部分的上表面内的方式选择性地形成Ｐ＃＋［＋］型杂质扩散区域１１。在ＳＯＩ基板１的元件形成区域中，在硅层４的上表面内形成接触杂质扩散区域１１侧面的本体区域１５。钨插塞１４通过阻挡膜１３接触杂质扩散区域１１，并且通过阻挡膜１３接触栅电极９上表面的一部分及侧面。本半导体装置在ＳＯＩ－ＤＴＭＯＳＦＥＴ中能避免或抑制伴随在硅层内形成栅极一体接触区的面积损失。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体的结构，特别涉及形成在SOI(在绝缘体上的硅)基板上的DTMOSFET(动态阈金属氧化硅场效应晶体管)的结构。用于笔记本电脑和便携终端等便携式装置的半导体装置是由装在便携式装置的电池驱动的。因此，在电池一次充电的情况下，采用低功耗的半导体装置的便携式装置就能够使用更长的时间。所以希望减小装配在便携装置中的半导体装置的功耗。为了减小该半导体装置的功耗，应有效减小电源电压。这是因为例如，对于CMOS数字电路的功耗而言其功耗是与电源电压的平方成正比的。由于电源电压为阈值电压的3倍以下则漏极电流减小，所以电路的工作速度也会大幅度降低。因此，在电源电压减小时，必须同时减小阈值电压。然而，在MOSFET关断状态时(栅源极电压低于阈值电压的状态)流动的漏极电流，即关断电流会随着阈值电压的降低而增大。因此，当单纯地降低阈值电压时，关断状态的功耗将增大。另外，由于降低阈值电压，在动态电路或存储单元阵列中使用的MOSFET中会产生误动作。因此，为了在不降低电路工作速度的情况下减小该半导体装置的功耗，可以在关断状态下将阈值电压设置得较高而在导通状态下将其设定得较低，作为实现其的结构，提出了DTMOSFET(参见USP5,559,368)。图48为表示现有技术的DTMOSFET结构的示意图，其中56为源极区域，57为漏极区域，58为电源。SOI基板101形成由硅基板102，BOX(掩埋氧化物)层103及硅层104依次重叠而成的叠层结构。SOI基板101可以通过已知的方法，例如SIMOX(通过注入氧实现分离)法及BESOI(结合和回刻蚀SOI)来形成。在硅层104内，形成n+型源极区域156和n+型漏极区域157，它们与夹在它们之间的p型本体区域(沟道区)115成对。在本体区域115上，借助栅极氧化膜105形成栅电极109。栅电极109形成由掺杂多晶硅层106，金属氮化物层107及金属层108依次重叠在栅极氧化膜105上而成的叠层结构。该DTMOSFET的特征在于，栅电极109与本体区域115形成电连接。在源极区域156施加接地电压，并且漏极区域157与电池等电源158相连。图49为示意性地描述了现有技术的DTMOSFET结构的平面图。图50为剖面图，显示出沿图49的中线X100剖开的剖面结构。参照图50，在SOI基板101的元件分离区域中的硅层104中形成STI(浅沟槽电离)117。STI117的底面与BOX层103的上表面接触。在由STI117限定的SOI基板101的元件形成区域中，在硅层104中形成有邻接STI117的p+型杂质扩散区域以及邻接该杂质扩散区域111的本体区域115。在本体区域115的表面上，形成栅极氧化膜105及栅电极109。在栅电极109上形成层间绝缘薄膜112。在杂质扩散区域111上形成有铝等的金属插塞114。金属插塞114也与栅电极109接触。栅电极109和本体区域115通过金属插塞114以及杂质扩散区域111而彼此电连接在一起。另外，如图51所示为DTMOSFET的结构，在该结构中金属插塞114达到BOX层1031的上表面并且体层115与金属插塞114直接接触，而不是把杂质扩散区域111设置在金属插塞114下方的硅层104中。参照附图49，以图中的粗线为边界，STI117形成在源极区域156，漏极区域157，本体区域115及杂质扩散区域111的周围。即，图中的粗线表示了元件分离区域和元件形成区域的边界。下面将对DTMOSFET的电气特性进行说明。在以下的说明中，把采用SOI基板的DTMOSFET称作[SOI-DTMOSFET]，并且把传统的采用了SOI基板但栅电极与本体区域不互相连接的MOSFET称作[SOI-MOSFET]，以便于区别。与SOI-MOSFET相比，SOI-DTMOSFET在本体电压低于0.6V时具有优良的特性。当本体电压小于0.6V时，就能够防止把源极区域156作为发射极，把本体区域115作为基极，把漏极区域157作为集电极的寄生双极型晶体管被驱动，并还可以防止发生伴随着寄生双极型晶体管工作的功耗。另外，在采用了普通体基底而不是SOI基底的MOSFET(以下，称为体-MOSFET)中，通过使硅基板和栅电极相互连接也能够实现相同的效果。然而，在SOI-DTMOSFET中，如图48所示源极区域156和漏极区域157的各底面可以接触BOX层103的上表面，因此能够减小由n+型源极区域156以及漏极区域157与p型硅层104形成的pn结面积。因此，与体-MOSFET相比，在SOI-DTMOSFET中能够减小pn结电容及基极电流。另外，如图52所示，由于当pn结电容减小时耗尽层电容也减小，因此与体-MOSFET相比，SOI-DTMOSFET表现出了更优越的亚阈特性，而与是NMOS还是PMOS无关。另外，在图52所示的曲线中，横轴表示栅压VG(V)而纵轴表示漏极电流ID(A)，图中的“S”表示亚阈系数。图53的曲线图显示出在n型SOI-DTMOSFET和SOI-MOSFET中本体偏压(相对于源极的本体电压)Vbs和阈值电压Vth之间的关系。通常，相对于源极区域是反偏压的本体电压(即，Vbs＜0)被施加到SOI-MOSFET中的本体区域上。如图中特性T1所示，在本体偏压Vbs的绝对值越大，则阈值电压Vth也越大。当本体偏压Vbs为0时，获得SOI-MOSFET中的阈值电压Vth的最小值，在图53所示的实施例中大约为0.4V。与此相反，在SOI-DTMOSFET中，由于栅电极和本体区域相互连接，因此，相对于源极区域是一个正向偏压的本体电压(即，Vbs＞0)被施加到SOI-DTMOSFET的本体区域上。在图53中，SOI-DTMOSFET的阈值电压Vth为在特性T1与特性T2(VGS＝VBS)交点处的电压值(大约为0.3V)。与SOI-DTMOSFET中阈值电压Vth的大约为0.4V的最小值相比，可以看出在SOI-DTMOSFET中阈值电压Vth降低。本专利技术所要解决的技术问题然而，在以前的DTMOSFET中，如图50所示，用于把金属插塞114和本体区域115连接起来的杂质扩散区域111被形成在SOI基板101的元件形成区域中。或如图51所示，位于硅层104内部的部分金属插塞114被形成在SOI基板101的元件形成区域中。因此，由于在硅层104中需要设置一个用来形成杂质扩散区域等栅极-本体接触区域的空间，所以元件形成区的面积将增大对应于栅极-本体接触区的宽度的部分(即，图50和51中的面积损失AP100)。结果，会产生芯片面积增大的问题。因此，本专利技术的目的在于解决上述问题，在于提供这样的半导体装置，该装置在SOI-DTMOSFET中能够避免或抑制伴随在硅层内形成栅极-本体接触区的而产生面积损失。本专利技术权利要求1中记载的半导体装置包括叠层结构的SOI基底，其中依次层叠有半导体基底，绝缘层及半导体层；元件分离绝缘膜，形成在SOI基板的元件分离区域中的半导体层内；本体区域，选择地形成在由元件分离绝缘膜限定的SOI基板的元件形成区域中的半导体层内；栅电极，形成在本体区域上，并且具有插入在它们之间的栅极绝缘膜；层间绝缘膜，覆盖着元件分离绝缘膜及栅电极；接触孔，可选择地形本文档来自技高网...

【技术保护点】
一种半导体装置，其包括： 叠层结构的ＳＯＩ基板，其中依次层叠有半导体基板，绝缘层及半导体层， 元件分离绝缘膜，形成在所述ＳＯＩ基板的元件分离区域中的所述半导体层内， 本体区域，选择地形成在由所述元件分离绝缘膜限定的所述ＳＯＩ基板的元件形成区域中的所述半导体层内， 栅电极，其通过栅极绝缘膜形成在所述本体区域上， 覆盖所述元件分离绝缘膜及所述栅电极的层间绝缘膜， 可选择地形成在所述层间绝缘膜中的接触孔，以便暴露出所述层间绝缘膜的一部分且在平面图上与所述元件分离绝缘膜的一部分重叠，以及 连接体，包括形成在所述接触孔内的导体，以便电连接所述栅电极及所述本体区域， 其中，所述连接体底面的至少一部分在平面图中与所述元件分离绝缘膜重叠。

【技术特征摘要】
JP 2000-7-18 217389/001.一种半导体装置，其包括叠层结构的SOI基板，其中依次层叠有半导体基板，绝缘层及半导体层，元件分离绝缘膜，形成在所述SOI基板的元件分离区域中的所述半导体层内，本体区域，选择地形成在在由所述元件分离绝缘膜限定的所述SOI基板的元件形成区域中的所述半导体层内，栅电极，其通过栅极绝缘膜形成在所述本体区域上，覆盖所述元件分离绝缘膜及所述栅电极的层间绝缘膜，可选择地形成在所述层间绝缘膜中的接触孔，以便暴露出所述层间绝缘膜的一部分且在平面图上与所述元件分离绝缘膜的一部分重叠，以及连接体，包括形成在所述接触孔内的导体，以便电连接所述栅电极及所述本体区域，其中，所述连接体底面的至少一部分在平面图中与所述元件分离绝缘膜重叠。2.根据权利要求1所述的半导体装置，其特征在于所述元件分离绝缘膜为完全分离型的元件分离绝缘膜，从所述半导体层的上表面延伸至所述绝缘层的上表面。3.根据权利要求1所述的半导体装置，其特征在于所述元件分离绝缘膜为部分分离型的元件分离绝缘膜，其底面没有到达所述绝缘层上表面。4.根据权利要求1所述的半导体装置，其特征在于在所述接触孔的下方，所述连接体中所述底面的全部与所述元件分离绝缘膜重叠。5.根据权利要求1所述的半导体装置，其特征在于在所述接触孔的下方，所述连接体中所述底面的一部分与所述元件分离绝缘膜重叠。6.根据权利要求5所述的半导体装置，其特征在于所述接触孔形成在所述半导体层上表面的上方。7.根据权利要求6所述的半导体装置，其特征在于所述栅电极具有第1导电型的第1半导体层，所述连接体具有与所述第1导电型不同的第2导电型的第2半导体层，所述半导体装置还设有形成在所述第1半导体层与所述第2半导体层之间的绝缘膜。8.根据权利要求1所述的半导体装置，其特征在于其还设有形成于所述连接体与所述本体区域界面的阻挡膜。9.根据权利要求1所述的半导体装置，其特征在于所述栅电极为具有透光性的栅电极。10.一种半导体装置，其设有叠层结构的SOI基板，其中依次层叠有半导体基板，绝缘层及半导体层，...

【专利技术属性】
技术研发人员：国清辰也，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]