纵型半导体器件制造技术

本发明专利技术半导体器件，通过有效降低漂移电阻分量，可大幅度降低导通电阻。半导体器件具备：第一导电型漏极（１２）；设置在漏极层上的第一导电型漂移层（８）；设置在漂移层上的第二导电型基极层（１０）；设置在基极层上的第一导电型源极区域（１６）；和具有贯穿上述基极层到达上述漂移层且形成于沟（Ｔ）内壁面上的栅极绝缘膜（２）和栅极（４）的沟、栅极。栅极绝缘膜（２）中邻接漂移层的部分比邻接基极层的部分形成得厚，漂移层（８）在漏极层的附近沿上述沟道的深度方向接近上述漏极层，从而具有上述第一导电型杂质浓度上升的浓度梯度。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，具体而言是涉及一种具有纵型MOS(金属氧化物半导体)栅极结构的半导体器件。
技术介绍
在半导体中形成沟(trench沟)、利用该沟形成的漏极、栅极结构应用于IGBT(绝缘栅双极晶体管)和MOSFET(场效应晶体管)等半导体元件中，是特别有利于功率用等用途的结构。例如，具有漏极、栅极结构的MOSFET的转换速度快，电流容量大，可得到几十伏-100伏左右的耐压，所以广泛用于便携型终端或个人计算机等转换电源等中。下面举例说明n沟道型沟MOSFET，作为这种MOS栅极功率半导体器件的一个例子。图10是表示本专利技术者在完成本专利技术的过程中试作的n沟道型沟MOSFET的主要部分剖面结构的模式图。即，该图表示作为功率MOSFET在半导体晶片上并列形成的多个元件单位中的一个元件单位一半(半个间距)的剖面结构。说明其简要结构，在叠层形成n-型漂移层108和p型基极层110的半导体晶片上形成沟T，通过形成于该沟T内壁面上的栅极绝缘膜102来形成栅极104。在n-型漂移层108的背面侧通过n+型漏极区域112形成漏极114。另一方面，在p型基极层110上设置邻接栅极形本文档来自技高网...

【技术保护点】
一种半导体器件，具备：第一导电型漏极；设置在上述漏极层上的第一导电型漂移层；设置在上述漂移层上的第二导电型基极层；设置在上述基极层上的第一导电型源极区域；和具有贯穿上述基极层到达上述漂移层的形成于沟内壁面中的栅极绝缘膜及通过栅极绝缘膜设置在上述沟内部的栅极的沟、栅极，其特征在于， 上述栅极绝缘膜中邻接上述漂移层的部分比邻接上述基极层的部分形成得厚，上述漂移层在上述漏极层的附近沿上述沟道的深度方向接近上述漏极层，从而具有上述第一导电型杂质浓度上升的浓度梯度。

【技术特征摘要】
JP 2001-6-29 198552/20011.一种半导体器件，具备第一导电型漏极；设置在上述漏极层上的第一导电型漂移层；设置在上述漂移层上的第二导电型基极层；设置在上述基极层上的第一导电型源极区域；和具有贯穿上述基极层到达上述漂移层的形成于沟内壁面中的栅极绝缘膜及通过栅极绝缘膜设置在上述沟内部的栅极的沟、栅极，其特征在于，上述栅极绝缘膜中邻接上述漂移层的部分比邻接上述基极层的部分形成得厚，上述漂移层在上述漏极层的附近沿上述沟道的深度方向接近上述漏极层，从而具有上述第一导电型杂质浓度上升的浓度梯度。2.根据权利要求1所述的半导体器件，其特征在于上述漂移层的上述杂质浓度在与上述基极层相邻的部分中为1×1016至9×1016c-...

【专利技术属性】
技术研发人员：小野昇太郎，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]