纵型半导体器件制造技术

本发明专利技术半导体器件，通过有效降低漂移电阻分量，可大幅度降低导通电阻。半导体器件具备：第一导电型漏极（１２）；设置在漏极层上的第一导电型漂移层（８）；设置在漂移层上的第二导电型基极层（１０）；设置在基极层上的第一导电型源极区域（１６）；和具有贯穿上述基极层到达上述漂移层且形成于沟（Ｔ）内壁面上的栅极绝缘膜（２）和栅极（４）的沟、栅极。栅极绝缘膜（２）中邻接漂移层的部分比邻接基极层的部分形成得厚，漂移层（８）在漏极层的附近沿上述沟道的深度方向接近上述漏极层，从而具有上述第一导电型杂质浓度上升的浓度梯度。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，具体而言是涉及一种具有纵型MOS(金属氧化物半导体)栅极结构的半导体器件。
技术介绍
在半导体中形成沟(trench沟)、利用该沟形成的漏极、栅极结构应用于IGBT(绝缘栅双极晶体管)和MOSFET(场效应晶体管)等半导体元件中，是特别有利于功率用等用途的结构。例如，具有漏极、栅极结构的MOSFET的转换速度快，电流容量大，可得到几十伏-100伏左右的耐压，所以广泛用于便携型终端或个人计算机等转换电源等中。下面举例说明n沟道型沟MOSFET，作为这种MOS栅极功率半导体器件的一个例子。图10是表示本专利技术者在完成本专利技术的过程中试作的n沟道型沟MOSFET的主要部分剖面结构的模式图。即，该图表示作为功率MOSFET在半导体晶片上并列形成的多个元件单位中的一个元件单位一半(半个间距)的剖面结构。说明其简要结构，在叠层形成n-型漂移层108和p型基极层110的半导体晶片上形成沟T，通过形成于该沟T内壁面上的栅极绝缘膜102来形成栅极104。在n-型漂移层108的背面侧通过n+型漏极区域112形成漏极114。另一方面，在p型基极层110上设置邻接栅极形成的n+型源极区域116和邻接n+型源极区域116形成的p+型区域118，跨跃这些区域来形成源极120。在这种功率MOSFET中，当向栅极104施加规定电压时，在邻接p型基极层110中的栅极绝缘膜102的区域中形成反型层，在源极和漏极之间形成导通状态。但是，在图10所示的MOSFET中，元件细微化后也存在不能有效降低导通电阻的问题。即，在图10所示的MOSFET的情况下，主要由‘沟道电阻分量’和‘漂移电阻分量’来确定导通时的元件电阻，即‘导通电阻’。所谓‘沟道电阻分量’是导通时形成于p型基极区域110中的沟道区域的电阻分量，另一方面，所谓‘漂移电阻分量’是n-型漂移层108中流过导通电流的电阻分量。为了降低元件的导通电阻，最初通过缩小图10的元件单位的间距a来增加元件密度、即沟道密度，使元件的导通电阻降低。但是，随着近年来半导体细微加工技术的迅速发展，沟道密度急剧增大，‘沟道电阻分量’大幅度降低。具体而言，元件间距a下降到0.5微米时才能进行细微化。即，虽然图10中表示元件单位的一半(一半间距)，但在向左右展开的该图示结构的实际元件中，夹在相邻两个漏极、栅极之间的p型基极层110的宽度与元件间距a基本相等，下降到0.5微米时才能进行细微化。另外，在这种状况下，最新的功率MOSFET的导通电阻中所述漂移电阻分量约占整个电阻的2/3。即，即使进一步改良制造工艺、进一步细微化元件间距a，也会产生元件导通电阻明显下降的不希望的问题。例如，在元件耐压为30伏的MOSFET的情况下，很难将元件的导通电阻降到20mΩmm2以下。为了解决该问题，必需减薄漂移层108的层厚t，降低‘漂移电阻分量’。因此，考虑当栅极绝缘膜厚、向栅极(源极)、漏极之间施加电压时，由栅极绝缘膜分担部分施加电压，减薄漂移层厚度的方法。图11是表示根据该构想制作的MOSFET的剖面结构的模式图。即，在该图所示的MOSFET的情况下，通过形成厚的栅极绝缘膜102来负担施加电压，由此来减薄漂移层108的膜厚t。但是，当如此形成厚的栅极绝缘膜102时，阈值电压上升。结果，仅施加相同栅极电压时的导通电阻中沟道电阻变高的部分上升，存在不能有效降低元件整体的导通电阻这类的问题。如上所述，在现有的功率MOSFET中，因为导通电阻由‘漂移电阻分量’确定，所以即使细微化元件，也不能有效降低其导通电阻。
技术实现思路
本专利技术是基于对该问题的认识作出的，其目的在于提供一种具有独特结构的功率MOSFET等半导体器件，通过有效降低漂移电阻分量，可细微化元件并进一步降低导通电阻。为了实现上述目的，本专利技术的半导体器件，具备第一导电型漏极；设置在上述漏极层上的第一导电型漂移层；设置在上述漂移层上的第二导电型基极层；设置在上述基极层上的第一导电型源极区域；和具有贯穿上述基极层到达上述漂移层的形成于沟内壁面中的栅极绝缘膜及通过栅极绝缘膜设置在上述沟内部的栅极的沟、栅极，其特征在于，上述栅极绝缘膜中邻接上述漂移层的部分比邻接上述基极层的部分形成得厚，上述漂移层在上述漏极层的附近沿上述沟道的深度方向接近上述漏极层，从而具有上述第一导电型杂质浓度上升的浓度梯度。根据上述结构，可在维持耐压的同时有效降低漂移电阻分量。其中，当上述漂移层的上述杂质浓度在与上述基极层相邻的部分中为1×1016至9×1016cm-3的范围内，在与上述漏极层相邻的部分中为1×1017至3×1017cm-3的范围内时，可形成耐压和导通电阻的平衡良好的半导体器件。另外，上述漂移层通过具有沿上述沟道的深度方向上述第一导电型杂质浓度变得很小的部分，可形成耐压和导通电阻的平衡良好的半导体器件。其中，当上述漂移层的上述杂质浓度在与上述基极层相邻的部分中为1×1017至3×1017cm-3的范围内，在上述变为很小的部分中为1×1016至9×1016cm-3的范围内，在与上述漏极层相邻的部分中为1×1017至3×1017cm-3的范围内时，耐压和导通电阻的平衡非常好。另外，设置在相邻的一对上述沟、栅极之间的上述基极层的宽度为0.5微米的细微化时，本专利技术特别有效。另外，通过使上述沟、栅极到达上述漏极层，可减薄漂移层的厚度，明显降低漂移电阻分量。附图说明图1是表示本专利技术实施例的n沟道沟MOSFET的主要部分剖面结构的模式图。图2是举例表示本专利技术MOSFET的漂移层8的深度方向的杂质浓度梯度的曲线图。图3是表示MOSFET的耐压V和导通电阻Ron对于漂移层8下端杂质浓度的相关性的曲线图。图4是表示本专利技术漂移层8的杂质浓度分布再一实例的曲线图。图5是表示MOSFET的耐压V和导通电阻Ron对于图4所示施加杂质浓度分布时的漂移层8下端杂质浓度的相关性的曲线图。图6是表示元件内部击穿时的电场分布一实例的模式图。图7是表示本专利技术MOSFET的第一变形例的主要部分剖面图。图8是表示本专利技术MOSFET的第二变形例的主要部分剖面图。图9是表示本专利技术MOSFET的第三变形例的主要部分剖面图。图10是表示本专利技术者在完成本专利技术的过程中试作的n沟道型沟MOSFET的主要部分剖面结构的模式图。图11是表示厚栅极绝缘膜的MOSFET的剖面结构的模式图。具体实施例方式下面参照附图来说明本专利技术的实施例。图1是表示本专利技术实施例的n沟道沟MOSFET的主要部分剖面结构的模式图。即，该图表示作为功率MOSFET在半导体晶片上并列形成的多个元件单位中的一个元件单位的一半(一半间距)的剖面结构。概述该结构，在叠层n+型漏极层12、n型漂移层8和p型基极层10所形成的半导体晶片上形成沟T，通过形成于该沟T内壁面上的栅极绝缘膜2来形成栅极4。即，沟、栅极形成为从晶片的表面侧贯穿n型漂移层8到达n+型漏极层12。在p型基极层10上设置邻接沟、栅极形成的n+型源极区域16和与其相邻形成的p+型区域18，跨跃这些区域形成源极20。另一方面，在n+型漏极层12的背面侧形成漏极14。其中，在图1所示的MOSFET中，其特征之一在于栅极绝缘膜2的厚度分二阶段变化。即，在沟、栅极中，栅极绝缘膜2在p型基极层10之前本文档来自技高网...

【技术保护点】
一种半导体器件，具备：第一导电型漏极；设置在上述漏极层上的第一导电型漂移层；设置在上述漂移层上的第二导电型基极层；设置在上述基极层上的第一导电型源极区域；和具有贯穿上述基极层到达上述漂移层的形成于沟内壁面中的栅极绝缘膜及通过栅极绝缘膜设置在上述沟内部的栅极的沟、栅极，其特征在于， 上述栅极绝缘膜中邻接上述漂移层的部分比邻接上述基极层的部分形成得厚，上述漂移层在上述漏极层的附近沿上述沟道的深度方向接近上述漏极层，从而具有上述第一导电型杂质浓度上升的浓度梯度。

【技术特征摘要】
JP 2001-6-29 198552/20011.一种半导体器件，具备第一导电型漏极；设置在上述漏极层上的第一导电型漂移层；设置在上述漂移层上的第二导电型基极层；设置在上述基极层上的第一导电型源极区域；和具有贯穿上述基极层到达上述漂移层的形成于沟内壁面中的栅极绝缘膜及通过栅极绝缘膜设置在上述沟内部的栅极的沟、栅极，其特征在于，上述栅极绝缘膜中邻接上述漂移层的部分比邻接上述基极层的部分形成得厚，上述漂移层在上述漏极层的附近沿上述沟道的深度方向接近上述漏极层，从而具有上述第一导电型杂质浓度上升的浓度梯度。2.根据权利要求1所述的半导体器件，其特征在于上述漂移层的上述杂质浓度在与上述基极层相邻的部分中为1×1016至9×1016c-...

【专利技术属性】
技术研发人员：小野昇太郎，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]