具有沟渠隔离结构的半导体元件制造技术

本发明专利技术揭示了一种具有沟渠隔离结构的半导体元件。本发明专利技术利用一沟渠隔离结构以避免ＤＩＢＬ（Ｄｒａｉｎ　Ｉｎｄｕｃｅｄ　Ｂａｒｒｉｅｒ　Ｌｏｗｅｒｉｎｇ）现象、穿透漏电（Ｐｕｎｃｈ－ｔｈｒｏｕｇｈｌｅａｋａｇｅ）等现象的发生。此沟渠隔离结构可由用于形成传统浅沟渠隔离（ＳｈａｌｌｏｗＴｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）结构的制作过程形成。此半导体元件可解决传统具有浅接合深度与短通道的半导体元件源自于元件尺寸缩小的电性不良的问题。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种具有沟渠隔离结构的半导体元件，尤其涉及一种具有沟渠隔离结构的金属氧化物半导体场效应晶体管(MOSFET)。具有次微米通道长度的ULSI集成电路技术一直是朝向缩小元件的尺寸方向努力，例如缩小MOSFET的通道长度。元件的尺寸缩小或通道长度的驱动力是来自于元件于单一晶片的密度，如此不仅可增加晶片的功能更可提高生产的效能。不过通道长度的缩减却会造成严重的问题，进而降低元件的性能与可靠度。靠近微小MOSFET漏极端的内电场相当强，此强内电场会导致元件的载子加热(Carrier Heating)效应与热电子衰减(Hot Electron Degradation)现象。为了要降低内电场强度，轻掺杂漏极(Lightly Doped Drain)便被应用在MOSFET元件中，其中邻近通道的轻掺杂漏极掺质浓度较低，这样可使漏极的内电场强度降低。尽管如此，对于深次微米的元件而言，轻掺杂漏极的使用却必然耗用一些空间，且内电场仍不能足够地有效的减弱，而嵌入闸极氧化层的热电子会造成轻掺杂漏极的匮乏耗尽现象。源极与漏极接合深度，特别是轻掺杂漏极的接合深度必需非常浅以避免电荷共享(Charge Sharing)现象，例如启始电压VT随通道长度的缩小而降低、穿透漏电(Punch-through leakage)及CMOS元件的DIBL(Drain Induced BarrierLowering)现象。此外，尚有因轻掺杂漏极与源极与漏极的浅接合所造成的源极与漏极串联电阻的问题。另外还可能有闸极诱发的漏电流。上述种种的问题均造成元件的可靠度降低、拖慢元件的速度并消耗较多的电能。有鉴于上述的种种问题，因此非常有必要提出一种能解决上述的问题的半导体元件，而本专利技术的半导体元件正符合这样的需求。本专利技术的另一目的为提出一种具有沟渠隔离结构的半导体元件，此半导体元件可解决传统具有浅接合深度与短通道的半导体元件源自于元件尺寸缩小的电性不良的问题。本专利技术的又一目的为提供一种新颖的半导体元件结构，此半导体元件结构可避免因元件尺寸缩小所造成的问题。为了达成上述的目的，本专利技术提出一种具有沟渠隔离结构的半导体元件，此半导体元件至少包含一底材，该底材具有一沟渠隔离结构、一源极与一漏极区于其内，其中该沟渠隔离结构隔离且位于该源极与该漏极区之间；一硅晶体层覆盖该底材；一闸极氧化层，该闸极氧化层位于该硅晶体层上及该沟渠隔离结构上方；及一闸极于该闸极氧化层上。本专利技术另提出一种具有沟渠隔离结构的半导体元件，此半导体元件至少包含一底材，该底材具有一沟渠隔离结构、一源极与一漏极区于其内，其中该沟渠隔离结构隔离且位于该源极与该漏极区之间；一硅晶体层覆盖该底材，该硅晶体层具有一轻掺杂漏极区于其内；一闸极氧化层，该闸极氧化层位于该硅晶体层上及该沟渠隔离结构上方；及一闸极于该闸极氧化层上，其中该闸极具有一紧邻该闸极侧壁之间隙壁。上述有关专利技术的简单说明及以下的详细说明仅为范例并非限制。其他不脱离本专利技术的精神的等效改变或修饰均应包含在的本专利技术的专利范围之内。附图说明图1C显示依序形成一闸极氧化层与一闸极于硅晶体层上的结果；图1D显示形成一轻掺杂漏极区于第一B图中所示之硅晶体层内及一间隙壁紧邻于闸极之侧壁；以及图1E显示形成源极与漏极区于底材内，及自行对准硅化物层于轻掺杂漏极区与闸极。以下将根据本专利技术所附图示做详细的说明，请注意图示均为简单的形式且未依照比例描绘，而尺寸均被夸大以利于了解本专利技术。参考图1A所示，显示一底材100，此底材100具有一沟渠隔离结构102。底材100至少包含但不限于一具有<100>晶格方向的硅底材。底材100亦可包含其他的半导体底材，例如一绝缘层上有硅(Silicon on Insulator)底材。底材100可包含N井区或P井区。沟渠隔离结构102可由传统方法形成，例如下列制作过程步骤。首先，以传统的微影制作过程与蚀刻制作过程形成一沟渠进入底材100，此微影制作过程与蚀刻制作过程可为传统用于形成浅沟渠隔离(Shallow TrenchIsolation)结构的制作过程。此沟渠的深度为约800埃至约2000埃之间。接着以传统的沉积方法例如化学气相沉积法形成一介电层覆盖底材100并填满此沟渠。然后以传统之方法例如化学机械研磨法将介电层平坦化以暴露出底材100。此介电层至少包含但不限于一二氧化硅层。其他介电材料例如氮化硅亦不应排除。参考图1B所示，一硅晶体层104形成于底材100。硅晶体层104至少包含但不限于一磊晶硅层(Epitaxial Silicon Layer)，其中以一随着成长反应进行掺杂的磊晶硅层(In-Situ Doped Epitaxial Silicon Layer)较佳。此随着成长反应进行掺杂的磊晶硅层可以传统的成长方法形成。硅晶体层104的厚度为约100埃至约500埃之间，而以约250埃较佳。参考图1C所示，一闸极氧化层106与一闸极108依序形成于硅晶体层104上。闸极氧化层106可由传统的方法形成，例如以干式氧化法氧化硅晶体层104的一部份以形成一氧化层。闸极108至少包含但不限于一多晶硅闸极。闸极108可由下列步骤形成。首先以传统的化学或物理气相沉积法形成一导体层于上述氧化层上，接着以传统的微影制作过程形成一闸极图案于此导体层上，再以传统的蚀刻法蚀刻导体层以暴露出上述氧化层并形成闸极108。氧化层接着以传统的蚀刻法蚀刻以暴露出未被氧化的硅晶体层104。参考图1D所示，一轻掺杂漏极区110(Lightly Doped Drain)形成于硅晶体层104内，此轻掺杂漏极区110可由传统的离子布植制作过程形成，间隙壁112形成紧邻于闸极108的侧壁。间隙壁112可由下列步骤形成。首先以传统的化学气相沉积法形成一介电层于底材100上，此介电层可为一二氧化硅层或是一氮化硅层。然后非等向性蚀刻此介电层。上述轻掺杂漏极区110与间隙壁112在不需要时可省略。参考图1E所示，源极与漏极区114a与114b形成于底材100内，另外自行对准硅化物层(Salicide Layer)116a、116b与116c形成于轻掺杂漏极区110与闸极108。源极与漏极区114a与114b可以传统的离子布植法形成，而自行对准硅化物层116a、116b与116c亦可以传统的方法形成。形成源极与漏极区114a与114b的掺质可为N型或P型掺质，N型掺质可为磷或砷，而P型掺质可为硼或BF2。自行对准硅化物层116a、116b与116c可为WSi2、TiSi2与MoSi2。这些WSi2、TiSi2与MoSi2层可以传统的方法形成。自行对准硅化物层116a、116b与116c如为一TiSi2层，则可由下列方法形成。首先形成一Ti层覆盖底材100，此Ti层可以传统的方法例如一物理气相沉积法形成。接着以快速热制作过程(Rapid ThermalProcessing)加热底材100以形成TiSi2层。然后以传统的蚀刻法将未反应的Ti层移除。若底材100为一P型底材，举例来说，而掺质为N型，则上述的半导体元件为一N型MOS晶体管。若掺质为P型，则上述的半导体元件为一P型MOS晶体管且沟渠隔离结构102形成于一N型井中。本专利技术亦可应本文档来自技高网...

【技术保护点】
一种具有沟渠隔离结构的半导体元件，该半导体元件至少包含： 一底材，该底材具有一沟渠隔离结构、一源极与一漏极区于其内，其中该沟渠隔离结构隔离且位于该源极与该漏极区之间； 一硅晶体层覆盖该底材； 一闸极氧化层，该闸极氧化层位于该硅晶体层上及该沟渠隔离结构上方；及 一闸极于该闸极氧化层上。

【技术特征摘要】
1.一种具有沟渠隔离结构的半导体元件，该半导体元件至少包含一底材，该底材具有一沟渠隔离结构、一源极与一漏极区于其内，其中该沟渠隔离结构隔离且位于该源极与该漏极区之间；一硅晶体层覆盖该底材；一闸极氧化层，该闸极氧化层位于该硅晶体层上及该沟渠隔离结构上方；及一闸极于该闸极氧化层上。2.如权利要求1所述的半导体元件，其特征在于，上述该源极区与该漏极区至少包含一N型源极区与一N型漏极区。3.如权利要求1所述的半导体元件，其特征在于，上述该源极区与该漏极区至少包含一P型源极区与一P型漏极区。4..如权利要求1所述的半导体元件，其特征在于，上述该硅晶体层至少包含一随着沉积反应进行掺杂的磊晶硅层。5.一种具有沟渠隔离结构的半导体元件，该半导体元件至少包含一底材，该底材具有一沟渠隔离结构、一源极与一漏极区于其内，其中该沟渠隔离结构隔离且位于该源极与该漏极区之间；一硅晶体层覆盖该底材，该硅晶体层具有一轻掺杂漏极区于其内；一闸极氧化层，该闸极氧化层位于该硅晶体层上及该沟...

【专利技术属性】
技术研发人员：赖汉昭，林宏穗，卢道政，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]