半导体元件制造技术

在半导体元件中，通过控制栅极（１０１）或沟道所对应的电场方向即电场角度来调整晶体管的增益系数。最好具备：形成矩形或平行四边形的沟道区的第１栅极（１０１）；以及第２栅极（１０２），该第２栅极用于在由第１栅极形成的沟道区与源极区（１０３）以及漏极区（１０４）之间分别形成实际包含三角形的沟道区。最好，包含由所述第１栅极（１０１）所形成的沟道区，并且，包含位于其两侧的由第２栅极形成的沟道区的所有沟道区，实际形成为矩形或平行四边形。因此，利用以往的工艺技术，能够容易地制造可模拟电压调制ＭＯＳ晶体管增益系数β的半导体元件，并能够将其组入由ＣＭＯＳ电路构成的以往的任意的ＬＳＩ之中。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及MOS晶体管的增益系数β为可模拟电压调制的半导体元件，涉及下述半导体元件，即通过将该半导体元件组入LSI并且在芯片上能够调整每个元件的特性，能够实现随着LSI大规模化的内设功能电路间的动作定时、自动校正随元件微细化而增大的元件特性偏差的机构，根据每个芯片的最适化而对LSI的高性能化作出贡献。
技术介绍
以半导体集成电路为代表的LSI(Large Scale Integrated circuit，大规模集成电路)装置，从专利技术以来近30年，主要地随着元件的微细化而使其性能可靠地进步。然而，当前，在元件微细化上物理性的界限变得显著，很难稳定、均匀地制造集成电路元件。仅依赖于元件细微化来提高LSI装置的性能，已经逐渐接近界限，对于以制造均质元件作为前提的以往的LSI设计方法，希望进行改进。又，最近的LSI装置随着元件微细化的进展，逐渐向大规模化、高集成化发展，而实现系统芯片化，则不可避免地在芯片内部集中了多种功能的电路。对于这样的大规模LSI装置的设计，为了使得所集中的多个功能电路可相互正确地进行工作，特别重要地在于，最适地调整功能电路间的动作定时。而且，随着LSI上所集中的功能的多样化、复杂化，用于补偿LSI制造过程中不可避免的过程变动的动作余量确保，阻碍了今后大规模LSI装置进一步向高性能化发展。即，为了推进LSI装置的高性能化，不可缺少地要开拓以一定程度的元件特性偏差作为前提的新的LSI设计、制造手段。如此，在LSI装置的高性能化方面，对于不能忽略的如芯片内元件特性在空间上的偏差以及过程变动引起的元件特性中央值变动等的、对于每个制成的LSI芯片会不同的元件不均一性问题，通过使得LSI芯片自身具备所谓的自身适应功能或自身最适化功能，即对于每个LSI芯片自动调整校正该集成元件特性偏差而提高装置性能，能够有效地解决该问题。然而，利用以往的技术很不容易实现上述内容。以往，作为将自身调整功能安装在LSI芯片上的手段，通过使用多个MOS晶体管且利用电气开关切换该并联连接个数等的电路方法加以实现。然而，以电路实现的方法，在其调整精度与电路规模方面，效率非常低。采用多个MOS晶体管能电气地调制MOS晶体管的实际增益系数的电路构造示例，如图12～图15A、图15B所示。在图12中，表示并联连接2个MOS晶体管11、12的电路结构示例。在构造上，向晶体管11的栅极电极上提供通常的信号电压，并且利用开关13将信号电压或截止电压(MOS晶体管为截止状态式的电压)提供给晶体管12的栅极电压。开关13通常由CMOS开关(p-MOS与n-MOS的并联连接)、作成其栅极信号的一个逆变器、用于维持开关的状态的闩锁电路构成，总共必须要24个左右的晶体管。晶体管13在将晶体管12的栅极电极与信号电压连接的状态下，该电路作为并联连接晶体管11、12的MOS晶体管发挥作用，开关13在将晶体管12的栅极电极与截止电压连接的状态下，该电路仅晶体管11动作。在图13中表示并联连接5个晶体管的电路结构示例。根据4个开关13的状态，能够实现16种变化。通过将4个晶体管12的增益系数分别设定为2的幂，能够使得16级的系数值为等间隔。图14A中表示将2个MOS晶体管串联连接的电路结构示例。在该示例中，构造上利用开关13将晶体管12的栅极电极与信号电压或导通电压(MOS晶体管为导通时的电压)连接。如图14B所示，在开关13在将晶体管12的栅极电极与信号电压连接的状态下，该电路作为串联连接晶体管11、12的MOS晶体管发挥作用。与此相对，如图14C所示，晶体管13在将晶体管12的栅极电极与导通电极连接的状态下，作为将晶体管12的导通电阻与晶体管12串联连接的电路发挥作用。在图15A中，表示了向晶体管12的栅极电极提供控制电压并且根据该控制电压值调整与晶体管11串联连接的电阻值的构造示例。即，如图15B所示，晶体管12作为具有对应于控制电压的电阻值的可变电阻发挥作用。在图12、13所示的通过并联连接所构成的电路结构示例中，能够进行特性调整的精度与电路规模成为折衷选择关系，为了提高调整精度，有时会存在电路规模变大的问题。又，在图14A-14C、15A、15B所示的通过串联连接形成的电路构造示例中，除了电路规模增大的问题，由于在串联电路中存在相对于输入信号表示为非线性的电阻成分，故存在实际的特性调整范围受到限制的问题。利用上述电路构造进行晶体管的电气特性调制方式，由于存在必须要花费要调整元件数的数倍到数十倍的元件数这样的本质性的限制，因此，很难推进高集成化并且也很难实现以其LSI高性能化为目的的自身调整功能的安装。因此，希望开发一种不会阻碍高集成化且能够高精度调整电气特性的新的半导体元件。
技术实现思路
本专利技术的目的在于，提供一种不会阻碍高集成化且能够高精度调整电气特性的新的半导体元件，即提供一种半导体元件，该半导体元件能够实现将在芯片上自动调整元件参数并进行特性偏差校正的机构电路安装在任意LSI上，并且能够实现允许较大程度的元件特性偏差的自身最适化LSI以及自身适应型LSI等的全新能动型LSI。根据本专利技术，半导体元件通过控制栅极或沟道所对应的电场方向(角度)，调整晶体管的增益系数。根据本专利技术另一方面，半导体元件具备第1栅极，该第1栅极形成具有矩形或平行四边形形状的沟道区；以及第2栅极，该第2栅极用于在由第1栅极形成的沟道区与源极区之间、以及由第1栅极形成的沟道区与漏极区之间，分别形成实际具有三角形形状或实际包含三角形的梯形形状的沟道区(大致三角形的沟道区或者大致梯形的沟道区)。最好，包含由第1栅极所形成的沟道区与位于该沟道区两侧的由第2栅极形成的沟道区的所有沟道区，实际上形成矩形或平行四边形的形状。又，最好，由第1栅极形成的沟道区的导电性、与由第2栅极形成的沟道区的导电性互不相同。又，最好，由第2栅极形成的沟道区的导电性大于与由第1栅极形成的沟道区的导电性。再者，最好，由第1栅极形成的沟道区的导电性、与由第2栅极形成的沟道区的导电性相同。再者，最好第1栅极与第2栅极是利用相互不同的工序制造以及形成。再者，最好第1栅极与第2栅极是利用相同的工序制造以及形成。因此，利用以往的工艺技术，能够容易地制造可模拟电压调制MOS晶体管增益系数β的半导体元件，并能够将其组入由CMOS电路构成的以往的任意的LSI之中。结果，该半导体元件能够将在芯片上自动调整元件参数并进行特性偏差校正的机构电路安装在任意LSI上，并且能够实现允许较大程度的元件特性偏差的自身最适化LSI以及自身适应型LSI等的全新能动型LSI。即，对于成为阻碍大规模LSI高性能化的主要原因的、伴随元件微细化的特性偏差以及伴随工艺变动的元件特性变动等的特性不均一性，能够大幅度地缓和它所引起的限制。附图说明图1是表示本专利技术实施形态1的半导体元件的构造图。图2表示规定本专利技术实施形态1的半导体元件其特性的形状图案。图3是表示本专利技术实施形态1的半导体元件的MOS沟道的电场的图。图4是说明本专利技术实施形态1的半导体元件的特性调制机构的图。图5是本专利技术实施形态1的半导体元件的特性调制性能的图。图6A以及图6B是表示本专利技术实施形态1的半导体元件构成的CMOS电路构造示例的图。图7A以及图7B是表示本实施形态1的半本文档来自技高网...

【技术保护点】
一种半导体元件，其特征在于，通过对栅极（１０１）或沟道所对应的电场方向进行控制，调整晶体管的增益系数。

【技术特征摘要】
JP 2001-1-26 18133/011.一种半导体元件，其特征在于，通过对栅极(101)或沟道所对应的电场方向进行控制，调整晶体管的增益系数。2.一种半导体元件，其特征在于，具备第1栅极(101)，该第1栅极(101)形成具有矩形或平行四边形的四角形形状的沟道区；以及第2栅极(102、101)，该第2栅极(102、101)用于在由所述第1栅极形成的沟道区与源极区(103)之间、以及由所述第1栅极形成的所述沟道区与漏极区(104)之间，分别形成实际具有三角形形状或实际包含三角形的梯形形状的沟道区(105)。3.如权利要求2所述的半导体元件，其特征在于，包含由所述第1栅极(101)所形成的沟道区与位于该沟道区两侧的由所述第2栅极(102)形成的沟道区(105)的全部的沟道区，实际上具有矩形或平行四边形的形状。4.如权利要求2所述的半...

【专利技术属性】
技术研发人员：有马裕，
申请(专利权)人：ENG株式会社，
类型：发明
国别省市：JP[日本]