一种集成电路及其制造方法技术

一种非挥发性内存及其制造方法，其基板隔离区形成于半导体基板上并突出于基板介电区域。然后选择闸线形成。后一浮置闸层沉积并进行蚀刻，直至基板隔离区暴露，且浮置闸层至少自选择闸线的一个部分移除。介电层形成于浮置闸层上，且控制闸层沉积并向上突出于每一选择闸线上，突出部独立地定义控制闸于任何微影对准中，浮置闸然后独立地定义于微影对准，而非涉及图案化基板隔离区域与选择闸线的对准。介电层具有一连续图案并覆盖于浮置闸和选择闸上。控制闸覆盖于浮置闸和介电层的连续图案上，但不覆盖于选择闸上。选择闸线穿过基板隔离区域，每一选择闸线具有平坦的顶端表面，但位于基板隔离区域的选择闸线的底面为高低起伏的。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，尤其是一种含有非挥发性内存的集成电路及其制造方法。
技术介绍
图1显示一快速存储单元的剖面图，其描述于2000年5月2日核准，Jenq的美国专利第6,057,575号。该存储单元形成于一半导体基板120及其上方，二氧化硅层130热形成于半导体基板120上，选择闸140形成于二氧化硅层130上，二氧化硅层150热形成于半导体基板120未被选择闸覆盖的一个区域上，ONO层154(二氧化硅层、氮化硅层及二氧化硅层的三明治夹层)形成于选择闸140上，浮置闸160形成于介电层150、154上，浮置闸160的一部分覆盖于选择闸140上。ONO层164形成于浮置闸与选择闸上，控制闸170形成于ONO层164上，控制闸覆盖于浮置闸160及选择闸140上。N+源极及汲极区域174、178形成于半导体基板120内。利用热电子注入法(hot electron injection)，由该存储单位的信道区域180(半导体基板120的一P型区域)至浮置闸160，来设定存储单元的程序。利用富尔诺罕电子穿隧法(Fowler-Nordheim tunneling of electrons)，自本文档来自技高网...

【技术保护点】
一种制造集成电路的方法，该集成电路包括一非挥发性内存，该内存包含一个数组的非挥发性存储单元，而该集成电路包含一含有此数组的数组区域，该数组的每一存储单元具有一导电浮置闸及一第一导电闸使彼此绝缘，其中该方法包括步骤：（ａ）于一半导体基 板形成一个或多个基板隔离区域在该半导体基板的主动区域之间，每一个该基板隔离区域为一突起于该半导体基板上的介电区域；（ｂ）形成一个或多个导电线Ｇ１，每一导电线Ｇ１覆盖于至少一主动区域，其中每一第一导电闸包含一导电线Ｇ１的一部分；　 　（ｃ）形成一导电层在该第一导电线及该基板隔离区域，其中每一浮置闸包含该导电层的一个部分；以及（ｄ）...

【技术特征摘要】
US 2003-3-19 10/393,2121.一种制造集成电路的方法，该集成电路包括一非挥发性内存，该内存包含一个数组的非挥发性存储单元，而该集成电路包含一含有此数组的数组区域，该数组的每一存储单元具有一导电浮置闸及一第一导电闸使彼此绝缘，其中该方法包括步骤(a)于一半导体基板形成一个或多个基板隔离区域在该半导体基板的主动区域之间，每一个该基板隔离区域为一突起于该半导体基板上的介电区域；(b)形成一个或多个导电线G1，每一导电线G1覆盖于至少一主动区域，其中每一第一导电闸包含一导电线G1的一部分；(c)形成一导电层在该第一导电线及该基板隔离区域，其中每一浮置闸包含该导电层的一个部分；以及(d)部分移除该导电层，以使该基板隔离区域暴露出，且至少由每一导电线G1的一部分移除导电层。2.如权利要求1所述的方法，其中该步骤(d)的终止与检测出该基板隔离区域暴露的时间相关。3.如权利要求1所述的方法，其中每一基板隔离区域穿越该内存数组，且每一导电线G1通过多个基板隔离区域。4.如权利要求1所述的方法，其中每一导电线G1的顶端表面是平坦的，但在基板隔离区的每一导电线G1的底部表面是上下起伏的。5.如权利要求1所述的方法，该方法还包括步骤在形成该导电层前，先形成一介电层在每一导电线G1的侧壁上，以绝缘该导电线G1与该浮置闸。6.如权利要求5所述的方法，其中每一存储单元还包含一第二导电闸，其与该第一导电闸及该浮置闸绝缘，且该方法还包含步骤(e)在该步骤(d)之后，形成一介电层D1于该导电层；(f)形成一层G2于该介电层D1上，其中每一第二导电闸包含该层G2的一部分；(g)部分移除该G2层与该FG层，以形成该浮置闸，且自该层G2为第二导电闸形成一或多个导电线，其中每一第二导电闸包含一导电线的一部分，其自该层G2形成。7.如权利要求6所述的方法，其中该步骤(f)中，该层G2形成，以使一部分P1突起于每一导电线G1；且该步骤(g)包含(g1)形成一层L1于该层G2，以使该层G2的突起部分P1暴露出，且不完全被该层L1覆盖；(g2)以对该层L1具选择性地移除部分该层G2，以形成凹洞于突起部分P1的位置；(g3)形成至少一层L2于该凹洞；以及(g4)以对该层L2具选择性地移除至少部分的该层L1与该层G2。8.如权利要求7所述的方法，其中该步骤(g1)包含形成该层L1于整个该层G2；以及平坦化该层L1以暴露出该突起部分P1。9.如权利要求7所述的方法，其中该步骤(g3)包含步骤形成该层L2于整个该层L1；以及部分移除该层L2，以暴露出该层L1，但保留该层L2于该凹洞中。10.如权利要求7所述的方法，其中每一线G1穿越该数组区域，且通过一或多个基板隔离区域，且该方法还包含步骤(h)在步骤(g4)进行之前，形成一屏蔽于该层L2，且通过该屏蔽的一或多个开口移除该层L2，以便移除该层L2于每一线G1的一边，但不于另一边，其中该另一边即每一线G1的相反侧，则该层L2沿着该线G1延伸于该线G1的相反侧，穿过该数组区域。11.如权利要求10所述的方法，其中在步骤(f)中，该层G2形成于一集成电路的周边区域，于周边的晶体管闸极的位置上，每一周边的晶体管闸极包含该层G2的一部分，且该层G2包含半导体材料；在步骤(g1)中，该层L1形成于该层G2上于该周边区域；在步骤(g3)中，该层L2形成于该层G2上于该周边区域；在一或多个该步骤(g1)、(g3)、(g4)及(h)，该层L1与该层L2自该周边晶体管闸的位置上移除；以及该方法还包含步骤；(i)导入一掺杂至至少一周边晶体管的一区域，以同时掺杂该晶体管的闸极与该晶体管的源/汲极区域。12.如权利要求11所述的方法，其中该步骤(i)包含步骤导入一N型掺杂至至少一周边的NMOS晶体管的一个区域，以同时掺杂该NMOS晶体管的闸极与该NMOS晶体管的源/汲极区域；以及导入一P型掺杂至至少一周边的PMOS晶体管的一个区域，以同时地掺杂该P MOS晶体管的闸极与该PMOS晶体管的源/汲极区域。13.一种制造一集成电路的方法，该集成电路包含一非挥发性内存，该内存包含一数组的非挥发性存储单元，该集成电路包含一含有该数组的数组区域，该数组中的每一存储单元具有一第一导电闸，该方法包含步骤(i)形成一或多个导电线G1，其中每一第一导电闸包含一线G1的一部分；(ii)形成一层于该第一导电线上，每一存储单元具有至少一导电闸，该导电闸包含该层的一部分，该层形成于此步骤(ii)，形成于此步骤(ii)的该层，具有一部分P1突起于每一导电线G1上；(iii)形成一层L1于形成于该步骤(ii)的该层，以使该步骤(ii)中的该层的突起部分P1暴露出来，且不被该层L1完全覆盖；(iv)对该层L1具选择性地移除部分该步骤(ii)所形成的该层，以于该突起部分P1的位置上形成凹洞；(v)形成至少一层L2于该凹洞；以及(vi)以对该层L2具选择性地移除至少部分的该层L1及形成于该步骤(ii)的该层。14.如权利要求13所述的方法，其中该步骤(ii)中的该导电闸为一控制闸。15.如权利要求13所述的方法，其中该步骤(iii)包含步骤形成该层L1在整个形成于该步骤(ii)的该层；以及平坦化该层L1，以使该突起部分P1暴露出。16.如权利要求13所述的方法，其中该步骤(v)包含形成该层L2于整个该层L1；以及部分移除该层L2以暴露出该层L1，但保留该凹洞中的该层L2。17.如权利要求13所述的方法，其中每一线G1穿越该数组，且该方法还包含步骤(vii)于该步骤(vi)前，形成一屏蔽于该层L2上，且通过该屏蔽上的一或多个开口，移除该层L2，以便移除该层L2于每一线G1的一边，但不于另一边，其中该另一边为每一线G1的相反侧，该层L2沿着该线G1延伸于该线G1的该相反侧，穿越该数组区域。18....

【专利技术属性】
技术研发人员：丁逸，
申请(专利权)人：台湾茂矽电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]