瞬态电压抑制二极管结构及其制造方法技术

本公开提供一种瞬态电压抑制二极管结构及其制造方法。其结构包括P型基层板、N型外延层、P+型植入层、N+型植入层、深层沟渠部、介电质层以及第一金属层。N型外延层设置于P型基层板。P+型植入层与N+型植入层，嵌设于N型外延层上，且彼此分离设置。深层沟渠部贯穿N型外延层，且具有彼此相对的第一端与第二端。第一端插置于P型基层板。介电质层设置于N型外延层上。第一金属层设置于介电质层上，且通过介电质层而连接至P+型植入层、N+型植入层以及深层沟渠部的第二端。其中深层沟渠部连接第一金属层，且组配架构一硅控整流器。

【技术实现步骤摘要】
瞬态电压抑制二极管结构及其制造方法
本公开涉及一种二极管结构，特别涉及一种瞬态电压抑制二极管结构及其制造方法。
技术介绍
瞬态电压抑制二极管也称为TVS二极管(transient-voltage-suppression(TVS)diode)，是一种保护用的电子零件，可以保护电器设备不受导线引入的电压尖峰破坏。近年來，随着电子系统发展越來越精致的趋势之下，对于TVS元件的需求就越來越迫切。传统的TVS元件可结合硅控整流器(SiliconControlledRectifier，SCR)。图1是公开现有的瞬态电压抑制二极管结构结合硅控整流器的截面图。如图所示，TVS元件1的结构按序堆叠有底部金属层18、P型基层板10、N型埋入层21、N型外延层11、P+型植入层13、N+型植入层14、介电质层(interlayerdielectric,ILD)15、顶部金属层16以及保护层(passivationlayer)17。其中P+型植入层13以及N+型植入层14嵌设于N型外延层11，顶部金属层16穿过介电质层15连接至P+型植入层13以及N+型植入层14。TVS元件1包括有多个隔离沟渠部12，组配隔离P+型植入层13以及N+型植入层14。N型埋入层21设置于P型基层板10与N型外延层11之间，且于空间上对应于P+型植入层13。此外，TVS元件1还包含一硅控整流器20。值得注意的是，在现有TVS元件1的结构中，硅控整流器20的形成，需于P+型植入层13、N+型植入层14以及介电质层15结构完成后，再通过湿式蚀刻程序形成一凹槽19。待后续顶部金属层16以及保护层(passivationlayer)17的工艺完成后，凹槽19处即可获致硅控整流器20的结构。由于硅控整流器20的工艺需通过湿式蚀刻来完成，其蚀刻率不易控制，且金属填充力较弱，进而导致TVS元件1的工艺稳定性不佳。有鉴于此，实有必要在提供一种瞬态电压抑制二极管结构及其制造方法，以解决前述问题。
技术实现思路
本公开的目的在于提供一种瞬态电压抑制二极管结构及其制造方法。利用例如干式蚀刻形成的多个深层沟渠部结构导入，可避免湿式蚀刻造成工艺不稳定、蚀刻率不易控制以及金属填充性不佳等问题，进一步提升瞬态电压抑制二极管结构的性能。再者，多个深层沟渠部结构所架构的硅控整流器，易于控制尺寸大小，并可提供优选的电性连接特性。且例如以掺杂多晶硅材料形成的深层沟渠部结构，还可降低例如N型外延层的寄生电阻(parasiticresistance)，进一步提升瞬态电压抑制二极管结构的性能。本公开的另一目的在于提供一种瞬态电压抑制二极管结构及其制造方法。通过例如干式蚀刻形成的多个深层沟渠部来架构硅控整流器，可免除湿式蚀刻造成的工艺不稳定，并降低工艺的复杂度。此外，多个深层沟渠部结构所架构的硅控整流器，易于控制尺寸大小，并可提供优选的电性连接特性。且例如以掺杂多晶硅材料形成的多个深层沟渠部结构，可免除金属填充性不佳的问题，还可降低例如N型外延层的寄生电阻(parasiticresistance)，进一步提升瞬态电压抑制二极管结构的性能。为达前述目的，本公开提供一种瞬态电压抑制二极管结构。其包括P型基层板、N型外延层、至少一P+型植入层、至少一N+型植入层、多个深层沟渠部、介电质层以及第一金属层。P型基层板具有一第一面与一第二面，其中第一面与第二面彼此相反。N型外延层设置于P型基层板的第一面上。至少一P+型植入层，嵌设于N型外延层上。至少一N+型植入层，嵌设于N型外延层上，且与至少一P+型植入层分离设置。多个深层沟渠部贯穿N型外延层，其中每一深层沟渠部具有彼此相对的一第一端与一第二端，其中第一端连接至P型基层板。介电质层设置于N型外延层上，且曝露至少一P+型植入层、至少一N+型植入层以及每一多个深层沟渠部的第二端。第一金属层设置于介电质层上，且连接至至少一P+型植入层、至少一N+型植入层以及多个深层沟渠部的第二端，其中多个深层沟渠部连接第一金属层，且组配架构一硅控整流器。于一实施例中，多个深层沟渠部包括一掺杂多晶硅层。于一实施例中，多个深层沟渠部是利用一干式蚀刻工艺所形成。于一实施例中，瞬态电压抑制二极管结构还包括一N型埋入层，于空间上相对于至少一P+型植入层，且设置于P型基层板与N型外延层之间。于一实施例中，瞬态电压抑制二极管结构还包括一保护层，设置于第一金属层上，且部分曝露第一金属层。于一实施例中，瞬态电压抑制二极管结构还包括一第二金属层，设置于P型基层板的第二面。于一实施例中，瞬态电压抑制二极管结构还包括多个隔离沟渠部，贯穿N型外延层，且部分插置于P型基层板，其中多个隔离构渠部位于至少一P+型植入层、至少一N+型植入层以及多个深层沟渠部之间，组配隔离至少一P+型植入层、至少一N+型植入层以及多个深层沟渠部。于一实施例中，每一隔离沟部包括一氧化层以及一多晶硅层，氧化层包覆多晶硅层的外周缘及底部。为达前述目的，本公开另提供一种瞬态电压抑制二极管结构的制造方法，其包括步骤：(a)提供一P型基层板，具有一第一面与一第二面，其中第一面与第二面彼此相反；(b)形成一N型外延层，设置于P型基层板的第一面上；(c)部分蚀刻N型外延层，以形成多个深层沟渠，贯穿N型外延层；(d)以一多晶硅材料填充多个深层沟渠，以形成多个深层沟渠部，其中每一深层沟渠部具有彼此相对的一第一端与一第二端，其中第一端连接至P型基层板；(e)分别形成至少一P+型植入层以及至少一N+型植入层，嵌设于N型外延层，且至少一P+型植入层以及至少一N+型植入层与多个深层沟渠部彼此隔离设置；(f)形成一介电质层，设置于N型外延层上，且曝露至少一P+型植入层、至少一N+型植入层以及每一多个深层沟渠部的第二端；以及(g)形成一第一金属层，设置于介电质层上，且连接至至少一P+型植入层、至少一N+型植入层以及多个深层沟渠部的第二端，其中多个深层沟渠部连接第一金属层，且组配架构一硅控整流器。于一实施例中，其中多晶硅材料是一掺杂多晶硅材料，深层沟渠部包括一掺杂多晶硅层。于一实施例中，步骤(c)中，多个深层沟渠是利用一干式蚀刻工艺所形成。于一实施例中，步骤(b)还包括步骤(b0)形成一N型埋入层，其中N型埋入层设置于P型基层板与N型外延层之间，且于空间上对应于至少一P+型植入层。于一实施例中，瞬态电压抑制二极管结构的制造方法还包括步骤(h1)形成一保护层，设置于第一金属层上，且部分曝露第一金属层。于一实施例中，瞬态电压抑制二极管结构的制造方法，还包括步骤(h2)形成一第二金属层，设置于P型基层板的第二面。于一实施例中，步骤(c)还包括步骤：(c0)形成多个隔离沟渠部，贯穿N型外延层，且部分插置于P型基层板，其中多个隔离构渠部位于至少一P+型植入层、至少一N+型植入层以及多个深层沟渠部之间，组配隔离至少一P+型植入层、至少一N+型植入层以及多个深层沟渠部。于一实施例中，步骤(c0)还包括步骤：(c01)部分蚀N型外延层以及P型基层板，形本文档来自技高网...

【技术保护点】
1.一种瞬态电压抑制二极管结构，包括/n一P型基层板，具有一第一面与一第二面，其中该第一面与该第二面彼此相反；/n一N型外延层，设置于该P型基层板的该第一面上；/n至少一P+型植入层，嵌设于该N型外延层上；/n至少一N+型植入层，嵌设于该N型外延层上，且与该至少一P+型植入层分离设置；/n多个深层沟渠部，贯穿该N型外延层，其中每一该深层沟渠部具有彼此相对的一第一端与一第二端，其中该第一端连接至该P型基层板；/n一介电质层，设置于该N型外延层上，且曝露该至少一P+型植入层、该至少一N+型植入层以及每一该多个深层沟渠部的该第二端；以及/n一第一金属层，设置于该介电质层上，且连接至该至少一P+型植入层、该至少一N+型植入层以及该多个深层沟渠部的该第二端，其中该多个深层沟渠部连接该第一金属层，且组配架构一硅控整流器。/n

【技术特征摘要】
1.一种瞬态电压抑制二极管结构，包括
一P型基层板，具有一第一面与一第二面，其中该第一面与该第二面彼此相反；
一N型外延层，设置于该P型基层板的该第一面上；
至少一P+型植入层，嵌设于该N型外延层上；
至少一N+型植入层，嵌设于该N型外延层上，且与该至少一P+型植入层分离设置；
多个深层沟渠部，贯穿该N型外延层，其中每一该深层沟渠部具有彼此相对的一第一端与一第二端，其中该第一端连接至该P型基层板；
一介电质层，设置于该N型外延层上，且曝露该至少一P+型植入层、该至少一N+型植入层以及每一该多个深层沟渠部的该第二端；以及
一第一金属层，设置于该介电质层上，且连接至该至少一P+型植入层、该至少一N+型植入层以及该多个深层沟渠部的该第二端，其中该多个深层沟渠部连接该第一金属层，且组配架构一硅控整流器。


2.如权利要求1所述的瞬态电压抑制二极管结构，其中该多个深层沟渠部包括一掺杂多晶硅层。


3.如权利要求1所述的瞬态电压抑制二极管结构，其中该多个深层沟渠部是利用一干式蚀刻工艺所形成。


4.如权利要求1所述的瞬态电压抑制二极管结构，还包括一N型埋入层，于空间上相对于该至少一P+型植入层，且设置于该P型基层板与该N型外延层之间。


5.如权利要求1所述的瞬态电压抑制二极管结构，还包括一保护层，设置于该第一金属层上，且部分曝露该第一金属层。


6.如权利要求1所述的瞬态电压抑制二极管结构，还包括一第二金属层，设置于该P型基层板的该第二面。


7.如权利要求1所述的瞬态电压抑制二极管结构，还包括多个隔离沟渠部，贯穿该N型外延层，且部分插置于该P型基层板，其中该多个隔离构渠部位于该至少一P+型植入层、该至少一N+型植入层以及该多个深层沟渠部之间，组配隔离该至少一P+型植入层、该至少一N+型植入层以及该多个深层沟渠部。


8.如权利要求7所述的瞬态电压抑制二极管结构，其中每一该隔离沟部包括一氧化层以及一多晶硅层，该氧化层包覆该多晶硅层的外周缘及底部。


9.一种瞬态电压抑制二极管结构的制造方法，包括步骤：
(a)提供一P型基层板，具有一第一面与一第二面，其中该第一面与该第二面彼此相反；
(b)形成一N型外延层，设置于该P型基层板的该第一面上；
(c)部分蚀刻该N型外延层，以形成多个深层沟渠，贯穿该N型外延层；
(d)以一多晶硅材料填充该多个深层沟渠，以形成多个深层沟渠部，其中每一该深层沟渠部具有彼此相对的一第一端与一第二端，其中该第一端连接至该P型基层...

【专利技术属性】
技术研发人员：周启能，罗琇方，孙永安，
申请(专利权)人：台湾茂矽电子股份有限公司，
类型：发明
国别省市：中国台湾;71