非挥发性内存及其制造方法技术

一种非挥发性内存及其制造方法，其中：一选择闸（１４０）形成于一半导体上。一介电层（８１０，１０１０，１０３０）形成于该选择闸上。一浮置闸层（１６０）形成于该选择闸上。自该选择闸的至少一部分上移除该浮置闸。一介电层（１５１０）形成于该浮置闸层上，且一控制闸层（１７０）形成于此介电层上。该控制闸层具有一向上突出部于选择闸上。另一层（１７１０）形成于该控制闸层上，曝露出控制闸层的突出部。选择性蚀刻该控制闸层的曝露部分，直到控制闸层自该选择闸的至少一部分上移除。另一层（１９１０）形成于该控制闸层的曝露部分，其为热形成的二氧化硅。移除氮化硅层。对二氧化硅选择性地蚀刻该控制闸层、ＯＮＯ层及浮置闸层，以定义控制闸及浮置闸。

【技术实现步骤摘要】

本专利技术涉及一种，尤其涉及一种含有非挥发性内存的集成电路及其制造方法。
技术介绍
本专利技术为2003年3月19日申请的第10/393,212号美国专利申请案的部分接续申请案，且其合并于此作为参考。图1显示一闪存单元的剖面图，其描述于2000年5月2日核准，Jenq的美国专利第6,057,575号。该存储单元形成于一半导体基板120及其上方，二氧化硅层130热形成于半导体基板120上，选择闸140形成于二氧化硅层130上，二氧化硅层150热形成于半导体基板120未被选择闸覆盖的一个区域上，ONO层154(二氧化硅层、氮化硅层及二氧化硅层的三明治夹层)形成于选择闸140上，浮置闸160形成于介电层150、154之上，浮置闸160的一部分覆盖于选择闸140上。ONO层164形成于浮置闸与选择闸上，控制闸170形成于ONO层164之上，控制闸覆盖于浮置闸160与选择闸140上。N+源极及漏极区域174、178形成于半导体基板120内。利用热电子注入法(hot electron injection)，由该存储单位的信道区域180(半导体基板120的一P型区域)至浮置闸160，来设定存储单元的程序。利用富尔诺罕电子穿遂法(Fower-Nordheim tunneling of electrons)，自浮置闸160至源极区域178，抹除该存储单元。该存储单元利用自行对准工艺(self-aligned)制造，其中浮置闸160与控制闸170的左与右边缘以单一屏蔽定义。另一自行对准工艺描述于IEDM Technical Digest 1989的第603～606页，Naruke等人所著标题为“A New Flash-Erase EEPROM Cell with a SidewallSelect-Gate on Its Source Side”的文章中。于前者的工艺中，浮置闸与控制闸首先形成一堆叠结构。然后选择闸形成一侧壁间隙于包含浮置闸与控制闸结构的侧壁上。
技术实现思路
通过本专利技术包括自行对准存储结构(这些结构中的不同图案以单一屏蔽定义)，然而本专利技术不受上述结构所限制。在某些实施例中，一浮置闸层(例如掺杂多晶硅层)形成于选择闸之上，该浮置闸层自至少一部分选择闸上移除。在某些实施例中，此动作由无光罩蚀刻完成。一介电层(例如ONO层)形成于浮置闸层之上，且一控制闸层形成于该介电层之上，该控制闸层在选择闸上具有一向上突出部分。接着，另一层如氮化硅层形成于控制闸层上，但是控制闸层的突出部分被曝露，其通过一氮化硅沉积及其后的化学机械研磨(CMP)所完成，其中CMP停止于该控制闸层的突出部分上。对氮化硅选择性地蚀刻该控制闸层的曝露部分，直到该控制闸层自至少一部分选择闸之上移除。接着，另一层形成于该控制闸层的曝露部分，且于某些实施例中，其为热形成的二氧化硅。然后，移除氮化硅，对二氧化硅选择性地蚀刻该控制闸层、ONO层及浮置闸层，以定义控制闸及浮置闸。具体地说，本专利技术提供一种制造一集成电路的方法，该集成电路包含一非挥发性内存单元，其包含彼此相互绝缘的一第一导电闸、一第二导电闸及一导电浮置闸，该方法包括步骤(a)形成该第一导电闸于一半导体基板上，及形成一介电质于该第一导电闸的一侧壁上，以使该第一导电闸与该浮置闸绝缘；(b)形成一FG层于该第一导电闸上，其中该浮置闸包含该FG层的一部分；(c)自该第一导电闸的至少一部分上移除该FG层；(d)形成一第二导电闸层于该FG层上，以提供该第二导电闸的至少一部分，该第二导电闸具有突出于该第一导电闸上的一部分P1；(e)形成一层L1于该第二导电闸层上，使该突出部分P1曝露而未被该层L1完全覆盖；(f)对该层L1具选择性地移除位于该部分P1的第二导电闸层，以自该第一导电闸的至少一部分上移除该第二导电闸层；(g)形成一层L2于毗连该第一导电闸的该第二导电闸层上；以及(h)对该层L2具选择性地移除至少部分该层L1、该第二导电闸层及该FG层。根据上述构想的方法，其中步骤(g)包含使该第二导电闸层与另一材料反应以形成该层L2。根据上述构想的方法，其中该反应步骤包含该第二导电闸层的氧化。根据上述构想的方法，其中该反应步骤包含该第二导电闸层与一金属的化学反应，及在该化学反应后接着未反应金属的移除。根据上述构想的方法，其中还包含移除在该第一导电闸的第一侧而非该第一导电闸的第二侧上的该层L1、该第二导电闸层及该FG层，该第二侧是相对于该第一侧。根据上述构想的方法，其中还包含形成该内存单元的一第一源极/漏极区域于毗连该第一导电闸的该第二侧上的该浮置闸的该半导体基板中，及形成该内存单元的一第二源极/漏极区域于毗连该第一导电闸的该第一侧上的该第一导电闸的该半导体基板中。根据上述构想的方法，其中内存单元为内存单元阵列的一部分，每一内存单元包含彼此相互绝缘的一第一导电闸、一第二导电闸及一浮置闸；其中步骤(a)包含形成一或更多第一导电闸线，每一闸线提供各第一导电闸的至少一部分；其中各浮置闸包含该FG层的至少一部分；其中步骤(c)自各第一导电闸的至少一部分上移除该FG层；其中该第二导电闸层提供各第二导电闸的至少一部分；其中步骤(d)的结果为该第二导电闸层包含一突出于各第一导电闸上的一部分；其中步骤(e)的结果为该第二导电闸层在各第一导电闸上曝露；其中步骤(f)自各第一导电闸的至少一部分上部分移除该第二导电闸层；其中步骤(g)形成该层L2于毗连各第一导电闸的该第二导电闸层上。本专利技术并不受限于以上实施例。本专利技术的其它特征将叙述于下。附图说明图1为一现有技术的存储单位的剖面图。图2为本专利技术一实施例的内存制造中所获的中层结构的俯视图。图3为工艺中图2的内存的透视图。图4～图8为工艺中图2的内存的剖面图。图9为工艺中图2的内存的透视图。图10～图20A为工艺中图2的内存的剖面图。图20B为图20A的结构的俯视图。图21～图26B为工艺中图2的内存的剖面图。图26C为图26A的结构的俯视图。图27～图29B为工艺中图2的内存的剖面图。图29C为图29A的结构的俯视图。图30～图31为工艺中图2的内存的剖面图。图32为图2的内存的电路图。图33为根据本专利技术一实施例的存储阵列的俯视图。120半导体基板/P掺杂的基板130二氧化硅层/介电层140选择闸/多晶硅层/选择闸线150二氧化硅层/浮置闸介电层154ONO层/介电层160浮置闸/多晶硅层164ONO层170控制闸/多晶硅层/控制闸线174漏极区域/位线区域178源极区域/源极线180存储单元的信道区域220基板隔离区域/介电层/沟渠氧化层410二氧化硅层/垫氧化层420氮化硅层220P二氧化硅层的突起部220T隔离沟渠220.1二氧化硅层220.2二氧化硅层604N型区域120WP型井区710主动区域810氮化硅层 1010二氧化硅层1030氮化硅层1510ONO层1512内存周边区域1520闸极介电层/氧化层1512H高电压晶体管区域1512L低电压晶体管区域1522井区170.1多晶硅层突起部170C凹洞1710氮化硅/氮化层1910保护层/氧化层2010抗反射层2020光阻层/屏蔽2502光阻层2620光阻层2720光阻层1512NNMOS区域/NMOS之周边区域1512PPM本文档来自技高网...

【技术保护点】
一种制造一集成电路的方法，该集成电路包含一非挥发性内存单元，其包含彼此相互绝缘的一第一导电闸、一第二导电闸及一导电浮置闸，该方法包括步骤：（ａ）形成该第一导电闸于一半导体基板上，及形成一介电质于该第一导电闸的一侧壁上，以使该第一导电闸与该浮置闸绝缘；（ｂ）形成一ＦＧ层于该第一导电闸上，其中该浮置闸包含该ＦＧ层的一部分；（ｃ）自该第一导电闸的至少一部分上移除该ＦＧ层；（ｄ）形成一第二导电闸层于该ＦＧ层上，以提供该第二导电闸的至少一部分，该第二导电闸具有突出于该第一导电闸上的一部分Ｐ１；（ｅ）形成一层Ｌ１于该第二导电闸层上，使该突出部分Ｐ１曝露而未被该层Ｌ１完全覆盖；（ｆ）对该层Ｌ１具选择性地移除位于该部分Ｐ１的第二导电闸层，以自该第一导电闸的至少一部分上移除该第二导电闸层；（ｇ）形成一层Ｌ２于毗连该第一导电闸的该第二导电闸层上；以及（ｈ）对该层Ｌ２具选择性地移除至少部分该层Ｌ１、该第二导电闸层及该ＦＧ层。

【技术特征摘要】
US 2003-7-30 10/631,5521.一种制造一集成电路的方法，该集成电路包含一非挥发性内存单元，其包含彼此相互绝缘的一第一导电闸、一第二导电闸及一导电浮置闸，该方法包括步骤(a)形成该第一导电闸于一半导体基板上，及形成一介电质于该第一导电闸的一侧壁上，以使该第一导电闸与该浮置闸绝缘；(b)形成一FG层于该第一导电闸上，其中该浮置闸包含该FG层的一部分；(c)自该第一导电闸的至少一部分上移除该FG层；(d)形成一第二导电闸层于该FG层上，以提供该第二导电闸的至少一部分，该第二导电闸具有突出于该第一导电闸上的一部分P1；(e)形成一层L1于该第二导电闸层上，使该突出部分P1曝露而未被该层L1完全覆盖；(f)对该层L1具选择性地移除位于该部分P1的第二导电闸层，以自该第一导电闸的至少一部分上移除该第二导电闸层；(g)形成一层L2于毗连该第一导电闸的该第二导电闸层上；以及(h)对该层L2具选择性地移除至少部分该层L1、该第二导电闸层及该FG层。2.如权利要求1所述的方法，其特征在于，步骤(g)包含使该第二导电闸层与另一材料反应以形成该层L2。3.如权利要求2所述的方法，其特征在于，该反应步骤包含该第二导电闸层的氧化。4.如权利要求2所述的方法，其特征...

【专利技术属性】
技术研发人员：丁逸，
申请(专利权)人：台湾茂矽电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]