一种单闸源极共线的非挥发性内存及其操作方法技术

一种单闸源极共线的非挥发性内存及其操作方法，此非挥发性内存是在半导体基底内嵌晶体管及电容结构，晶体管包括第一介电层、第一导电闸极与多个第一离子掺杂区，而电容结构则包括第二介电层、第二离子掺杂区与第二导电闸极，其中第二介电层下方可进一步设有第三离子掺杂区，且第一导电闸极与第二导电闸极相电连接而形成记忆胞的单浮接闸极，源极与第二离子掺杂区亦相电连接，从而使源极与单浮接闸极共线，除了能够大幅减少记忆胞的面积，并可减少控制线路，从而大幅减少非挥发性内存的成本。

【技术实现步骤摘要】

本专利技术涉及一种单闸极非挥发性内存及其操作方法，特别是关于一种超低成本的单闸源极共线的非挥发性内存及其操作方法。
技术介绍
互补金属氧化物半导体(ComplementaryMetal Oxide Semiconductor, CMOS)制作过程技术已成为特殊应用集成电路(applicat1n specific integrated circuit,ASIC)的常用制造方法。在计算机信息产品发达的今天，电可擦可编程只读存储器(ElectricallyErasable Programmable Read Only Memory, EEPR0M)由于具备有电性编写和抹除数据的非挥发性内存功能，且在电源关掉后数据不会消失，所以被广泛使用于电子产品上。非挥发性内存为可程序化的，其用以储存电荷以改变内存中晶体管的闸极电压，或不储存电荷以留下原内存的晶体管的闸极电压。抹除操作则是将储存在非挥发性内存中的所有电荷移除，使得所有非挥发性内存回到原内存中晶体管的闸极电压。在现有单闸极非挥发性内存的结构中，闸极、源极和汲极都是独立操作电压，因此，单闸极非挥发性内存面积较大，造成成本的增加。有鉴于此，本专利技术遂针对上述现有技术的缺失，提出一种超低成本的单闸源极共线的非挥发性内存及其操作方法，以大幅缩减单闸极非挥发性内存面积，及提升单闸极非挥发性内存的产品价值。
技术实现思路
本专利技术的主要目的在于提供，使非挥发性内存中的单闸极和源极连接在一起，以减少控制闸极的使用，藉以降低非挥发性内存的生产成本。因此，为达上述目的，本专利技术所公开的单闸源极共线的非挥发性内存及其操作方法，应用于单闸源极共线的非挥发性内存，此单闸源极共线的非挥发性内存包括半导体基底、晶体管及电容结构，其中，晶体管与电容结构设置于半导体基底，晶体管是由第一导电闸极堆栈在第一介电层表面，第一介电层位于半导体基底上，且有两个高度导电的第一离子掺杂区位于第一导电闸极与第一介电层两侧来形成源极及汲极；电容结构如同晶体管亦形成一三明治结构，包括有第二离子掺杂区、第二介电层与第二导电闸极，第二离子掺杂区与第一离子掺杂区掺杂有同型的离子并位于第二介电层的一侧，且电容结构可更包含第三离子掺杂区，第三离子掺杂区与第一及第二离子掺杂区掺杂有同型的离子并位于第二介电层底部的通道下方，第三离子掺杂区亦可延伸至第二离子掺杂区下方。再者，电容结构的第二导电闸极及晶体管的第一导电闸极隔离并被电连接，以作为非挥发性内存的单浮接闸极，且源极与第二离子掺杂区电连接，从而使源极与单浮接闸极达成共线。本专利技术中，若半导体基底为P型，第一离子掺杂区、第二离子掺杂区与第三离子掺杂区为N型；或者，若半导体基底为N型，第一离子掺杂区、第二离子掺杂区与第三离子掺杂区为P型。凡利用本专利技术中的方式使非挥发性内存以不同的结构变化来进行的操作，皆在本专利技术的保护范围内。而本专利技术所公开的单闸源极共线的非挥发性内存的操作方法，可对于由P型半导体基底、晶体管与电容结构所构成的非挥发性内存，通过在P型半导体基底、源极、汲极上分别施加基底电压vsub、源极及控制闸极电压、汲极电压vd，进行写入或抹除过程。其中，于写入时，满足V。，= 0，Vd> 4伏特，及Vsub为接地的条件。于抹除时，满足V。，> 4伏特，Vd < Vcs,及Vsub为接地；或，满足Vd>4伏特，Vcs < Vd，及Vsub为接地的条件。又者，本专利技术所公开的单闸源极共线的非挥发性内存的操作方法，可对于由N型半导体基底、晶体管、P型井与电容结构所构成的非挥发性内存，通过在N型半导体基底、P型井、源极、汲极上分别施加基底电压Vsub、P型井电压VPTOll、源极及控制闸极电压V。,、汲极电压vd，基底电压Vsub为正压，进行写入或抹除过程。其中，于写入时，满足V。，= 0，Vd> 4伏特，及v_n为接地的条件。于抹除时,满足> 4伏特,Vd < Vcs,及Vpirell为接地；或，满足Vd > 4伏特，Vcs < Vd，及VPTOll为接地的条件。再者，本专利技术所公开的单闸源极共线的非挥发性内存的操作方法，可对于由N型半导体基底、晶体管与电容结构所构成的非挥发性内存，通过在N型半导体基底、源极、汲极上分别施加基底电压Vsub、源极及控制闸极电压V。,、汲极电压Vd，进行写入或抹除过程。其中，于写入时，满足V。，= Vsub，Vd = 0伏特，及Vsub>4伏特的条件。于抹除时，满足V。，= 0伏特，Vsub > Vd，及Vsub>4伏特；或，满足Vd = 0伏特，Vsub > Vcs,及Vsub>4伏特的条件。更者，本专利技术所公开的单闸源极共线的非挥发性内存的操作方法，可对于由P型半导体基底、晶体管、N型井与电容结构所构成的非挥发性内存，通过在P型半导体基底、N型井、源极、汲极上分别施加基底电压Vsub、N型井电压V_n、源极及控制闸极电压V。,、汲极电压Vd，进行写入或抹除过程。其中，于写入时，满足V_n>4伏特，Vsub = 0，Vcs = V_n，Vd=0伏特的条件。于抹除时，满足Vnirell>4伏特，Vsub = 0，及Vcs = 0伏特，V_n > Vd ;或，满足 L = 0 伏特，Vnwell > Vd, Vd = 0 伏特，Vnwell > Vcs 的条件。下面通过具体实施例配合所附的图式详加说明，当更容易了解本专利技术的目的、
技术实现思路
、特点及其所达成的功效。【附图说明】图1为本专利技术第一实施例的单闸源极共线的非挥发性内存结构的剖视图；图2A为本专利技术第一实施例的设有三个端点的结构示意图；图2B为图2A结构的等效电路；图3A为本专利技术第二实施例的单闸源极共线的非挥发性内存结构的剖视图；图3B为本专利技术第二实施例的设有三个端点的结构示意图；图4A为本专利技术第三实施例的单闸源极共线的非挥发性内存结构的剖视图；图4B为本专利技术第三实施例的设有三个端点的结构示意图；图5A为本专利技术第四实施例的单闸源极共线的非挥发性内存结构的剖视图；图5B为本专利技术第四实施例的设有三个端点的结构示意图；图6A为本专利技术第五实施例的单闸源极共线的非挥发性内存结构的剖视图；图6B为本专利技术第五实施例的设有三个端点的结构示意图；图7A为本专利技术第六实施例的单闸源极共线的非挥发性内存结构的剖视图；图7B为本专利技术第六实施例的设有四个端点的结构示意图；图8A为本专利技术第七实施例的单闸源极共线的非挥发性内存结构的剖视图；图8B为本专利技术第七实施例的设有四个端点的结构示意图。附图标记说明:100-单闸源极共线的非挥发性内存结构；110-NM0S晶体管；111-第一介电层；112-第一导电闸极；113-源极；114-汲极；115-通道120-N型电容结构；121-第二离子掺杂区；122_第二介电层；123_第二导电闸极；125_通道；130_P型半导体基底；138-隔离材料；140_单浮接闸极；200_单闸源极共线的非挥发性内存结构；210-NM0S晶体管；当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种单闸源极共线的非挥发性内存，其特征在于，包括：一半导体基底；一晶体管，包括一第一介电层、一第一导电闸极与多个第一离子掺杂区，该第一介电层位于该半导体基底表面，该第一导电闸极迭设于该第一介电层上，该些第一离子掺杂区在该第一导电闸极的两侧分别形成源极及汲极；及一电容结构，包括一第二介电层、一第二离子掺杂区与一第二导电闸极，该第二介电层位于该半导体基底表面，该第二导电闸极迭设于该第二介电层上，该第二离子掺杂区与该第一离子掺杂区掺杂有同型的离子，并仅位于该第二介电层一侧，而在该第二介电层下方形成一通道，且该第一导电闸极与该第二导电闸极电连接而形成一单浮接闸极，该源极与该第二离子掺杂区电连接而使该源极与该单浮接闸极共线。

【技术特征摘要】

【专利技术属性】
技术研发人员：林信章，范雅婷，黄文谦，
申请(专利权)人：亿而得微电子股份有限公司，
类型：发明
国别省市：中国台湾;71