单闸极多次写入非挥发性内存及其操作方法技术

一种单闸极多次写入非挥发性内存及其操作方法，此非挥发性内存为单浮接闸极，其是在半导体基底上设置晶体管及电容结构，晶体管于导电闸极两侧的半导体基底内具有两个离子掺杂区作为源极和汲极，其中源极和汲极的宽度设计成不同，可利用汲极的边缘作为电容，藉以控制浮动闸极；本发明专利技术于写入时可以使用最少的控制电压种类及最少的组件，能够大幅缩短控制线路的长度，达到缩小整体面积的效果，从而减少非挥发性内存的生产成本。

【技术实现步骤摘要】
单闸极多次写入非挥发性内存及其操作方法
本专利技术涉及一种单闸极多次写入非挥发性内存(Non-VolatileMemory)，特别是关于一种利用汲极边缘当作电容来控制浮动闸极的单闸极多次写入非挥发性内存及其操作方法。
技术介绍
互补式金属氧化半导体(ComplementaryMetalOxideSemiconductor，CMOS)制程技术已成为特殊应用集成电路(applicationspecificintegratedcircuit，ASIC)的常用制造方法。在计算机信息产品发达的今天，电子式可清除程序化只读存储器(ElectricallyErasableProgrammableReadOnlyMemory，EEPROM)由于具备有电性编写和抹除数据的非挥发性内存功能，且在电源关掉后数据不会消失，所以被广泛使用于电子产品上。非挥发性内存为可程序化的，其用以储存电荷以改变内存的晶体管的闸极电压，或不储存电荷以留下原内存的晶体管的闸极电压。抹除操作则是将储存在非挥发性内存中的所有电荷移除，使得所有非挥发性内存回到原内存的晶体管的闸极电压。在现有的单闸极非挥发性内存的结构中，控制电压种类多、存储元件多，因此非挥发内存面积较大，造成成本的增加。有鉴于此，本专利技术遂针对上述现有技术的缺失，特别提出一种单闸极多次写入非挥发性内存及其操作方法，以大幅缩减单闸极非挥发性内存面积，及提升单闸极非挥发性内存的产品价值。
技术实现思路
本专利技术的主要目的在于提供一种单闸极多次写入非挥发性内存及其操作方法，该非挥发性内存中的源极和汲极设计成不同宽度，以利用汲极的边缘作为电容来控制浮动闸极，于写入时可以最少的控制电压种类及最少的组件，达到缩小整体面积的效果。相较于一般可写入单闸极的非挥发性内存因为控制复杂造成成本提高，本专利技术因为操作简单组件最少，大幅减少控制线路，可大幅减少非挥发性内存的成本。因此，为达上述目的，本专利技术所公开的一种单闸极多次写入非挥发性内存，此单闸极多次写入非挥发性内存包括P型半导体基底、晶体管和电容结构；其中，晶体管与电容结构设置于P型半导体基底，晶体管是由第一导电闸极堆栈在第一介电层表面，第一介电层位于P型半导体基底上，且有两个高度导电的离子掺杂区位于第一导电闸极与第一介电层两侧的P型半导体基底内来形成源极及汲极，且源极和汲极具有不同宽度；电容结构是利用汲极的边缘作为电容，藉以控制浮动闸极，且汲极与浮动闸极中间包含有轻掺杂区，轻掺杂区与离子掺杂区具有同型的离子，并形成非挥发性内存的单浮接闸极。本专利技术中，半导体基底为P型半导体基板或是具有P型井的半导体基板，晶体管结构为N型晶体管，轻掺杂区与离子掺杂区为N型离子掺杂区。另外，本专利技术所公开的单闸极多次写入非挥发性内存的操作方法，可对于上述由P型半导体基底、晶体管与电容结构所构成的单闸极多次写入非挥发性内存，藉由于P型半导体基底、源极与汲极上分别施加基底电压Vsub、源极电压Vs、汲极电压Vd，进行写入或抹除过程。其中，于写入时，满足Vsub为接地(＝0)，Vd＝Vs＝高压(HV)；或Vd＝高压(HV)，且Vs＝中压(MV)或低压(LV)；或Vd＝中压(MV)，Vs＝低压(LV)或接地(0)。于抹除时，满足Vsub为接地(0)，Vd＝高压(HV)，Vs＝浮接；或Vd＝高压(HV)，Vs为接地(＝0)；或Vs＝高压(HV)，且Vd＝接地(0)；或Vs＝高压(HV)，且Vd＝浮接。以下藉由具体实施例配合所附的图式详加说明，当更容易了解本专利技术的目的、
技术实现思路
、特点及其所达成的功效。附图说明图1为本专利技术的一个实施例的单闸极多次写入非挥发性内存结构的剖视图。图2为本专利技术的一个实施例中具有不同宽度的源极和汲极的一种布局结构。图3为本专利技术的一个实施例中具有不同宽度的源极和汲极的另一种布局结构。图4为本专利技术的一个实施例的设有三个端点的结构示意图。附图标记说明：100-单闸极多次写入非挥发性内存；110-NMOS晶体管；111-第一介电层；112-第一导电闸极；113-源极；114-汲极；115-通道；116-轻掺杂区；120-N型电容结构；130-P型半导体基底；Ld-长度；Ls-长度；Vd-汲极电压；Vs-源极电压；Vsub-基底电压；Wd-宽度；Ws-宽度。具体实施方式请参照图1，为本专利技术的一个实施例的单闸极多次写入非挥发性内存结构的剖视图。单闸极多次写入非挥发性内存100包括P型半导体基板130，亦可为具有P型井的半导体基板，在此是以P型半导体基板130为例，NMOS晶体管(NMOSFET)110及N型电容结构120设于P型半导体基底130中；NMOS晶体管110包含第一介电层111位于P型半导体基底130表面上，第一导电闸极112迭设于第一介电层111上方，以及二离子掺杂区位于P型半导体基底130内，分别作为其源极113及汲极114，在源极113和汲极114间形成通道115，且源极113及汲极114具有不同宽度；N型电容结构120利用汲极114的边缘作为电容来控制一浮动闸极，并形成非挥发性内存100的一单浮接闸极(floatinggate)。具体来说，汲极114边缘是在浮动闸极中间区域。其中，汲极114与浮动闸极中间包含有轻掺杂区116，离子掺杂区与轻掺杂区为N型离子掺杂区。本专利技术中，所谓源极113和汲极114的宽度是指其沿着一横轴方向(即，由源极113往汲极114的平行方向)的边长，如图1所示，本实施例的汲极114的宽度Wd大于源极113的宽度Ws。另外，源极113和汲极114的长度也可为不同，如图2所示，本实施例的一个态样是将汲极114的离子掺杂区的长度Ld设计成大于源极113的离子掺杂区的长度Ls；另外，如图3所示，本实施例的另一个态样是将汲极114的离子掺杂区的长度Ld设计成大于源极113的离子掺杂区的长度Ls，且其两相对侧边呈现有夹角。此单闸极多次写入非挥发性内存100设有三个端点，其示意图如图4所示，此三个端点分别为源极、汲极以及基底连接结构，并于P型半导体基底130、源极113及汲极114上分别施加基底电压Vsub、源极电压Vs及汲极电压Vd。此单闸极多次写入非挥发性内存100的操作电压过程的条件如下：写入时：a.Vsub＝接地(0)。b.Vd＝Vs＝高压(HV)；或Vd＝高压(HV)，且Vs＝中压(MV)或低压(LV)；或Vd＝中压(MV)，且Vs＝低压(LV)或接地(0)。抹除时：a.Vsub＝接地(0)。b.Vd＝高压(HV)，且Vs＝接地(0)；或Vd＝高压(HV)，且Vs＝浮接；或Vs＝高压(HV)，且Vd＝接地(0)；或Vs＝高压(HV)，且Vd＝浮接。进一步地，具体说明上述偏压条件中所提出的「高压」、「中压」及「低压」的范围，其中，「高压」是指汲极对源极的崩溃电压-晶体管的临界电压Vt；「中压」是指汲极对源极的崩溃电压×1/2；且「低本文档来自技高网...

【技术保护点】
1.一种单闸极多次写入非挥发性内存，其特征在于，包括：/n一P型半导体基底；/n一晶体管，该晶体管设置于该P型半导体基底，该晶体管包括一第一介电层、一第一导电闸极与多个离子掺杂区，该第一介电层位于该P型半导体基底表面，该第一导电闸极迭设于该第一介电层上，该多个离子掺杂区设于该半导体基底内并位于该第一导电闸极的两侧，分别形成源极及汲极，该源极和该汲极的宽度不同；以及/n一电容结构，该电容结构设置于该P型半导体基底，该电容结构利用该汲极的边缘作为电容来控制一浮动闸极，且该汲极与该浮动闸极中间包含一轻掺杂区，该轻掺杂区与该多个离子掺杂区具有同型的离子，并形成该非挥发性内存的一单浮接闸极。/n

【技术特征摘要】
1.一种单闸极多次写入非挥发性内存，其特征在于，包括：
一P型半导体基底；
一晶体管，该晶体管设置于该P型半导体基底，该晶体管包括一第一介电层、一第一导电闸极与多个离子掺杂区，该第一介电层位于该P型半导体基底表面，该第一导电闸极迭设于该第一介电层上，该多个离子掺杂区设于该半导体基底内并位于该第一导电闸极的两侧，分别形成源极及汲极，该源极和该汲极的宽度不同；以及
一电容结构，该电容结构设置于该P型半导体基底，该电容结构利用该汲极的边缘作为电容来控制一浮动闸极，且该汲极与该浮动闸极中间包含一轻掺杂区，该轻掺杂区与该多个离子掺杂区具有同型的离子，并形成该非挥发性内存的一单浮接闸极。


2.一种单闸极多次写入非挥发性内存的操作方法，该非挥发性内存包括一P型半导体基底、一晶体管与一电容结构，该晶体管设置于该P型半导体基底，该晶体管包括一第一介电层、一第一导电闸极与多个离子掺杂区，该第一介电层位于该P型半导体基底表面，该第一导电闸极迭设于该第一介电层上，该多...

【专利技术属性】
技术研发人员：林信章，骆玮彤，黄文谦，
申请(专利权)人：亿而得微电子股份有限公司，
类型：发明
国别省市：中国台湾;71