半导体元件制造技术

本发明专利技术提供一种半导体元件，该半导体元件包含有至少一Ｎ型通道元件以及至少一Ｐ型通道元件。该Ｎ型通道元件包含有一高介电常数的栅介电层。该Ｐ型通道元件包含有该高介电常数的栅介电层。该Ｎ型通道元件具有一Ｐ型栅极，该Ｐ型通道元件具有一Ｎ型栅极。根据本发明专利技术的晶体管，符合可以量产、具有良好的产品表现、以及可缩小尺寸的条件。

【技术实现步骤摘要】

本专利技术大致关于半导体元件的制造，特别是关于具有高介电常数(high-K)的栅介电层的晶体管。
技术介绍
在半导体的领域中，尽管元件越缩越小，晶体管功能上的表现也被要求的越来越高。具有传统栅介电层的元件，当元件尺寸缩小时，将对于如何制造可靠的MOS晶体管上引发了一些问题，譬如说，短通道效应(short channel effect)。现有技术中，已经有人将高介电常数的材料作为栅介电层，希望能够改善元件的特性。为了叙述上的方便，一个高介电常数的介电质是具有介电常数大于氧化硅的介电质。氧化硅是一般半导体所用的介电质，其介电常数大约是3.9。一般而言，具有介电常数大于3.9的物质就会被称为高介电常数介电质。当用在比较小的元件上时，高介电常数介电质可以以一个比较厚的介电层厚度，但是却提供了一个等效的比较薄的氧化层厚度，如此符合了先进CMOS制程对于元件缩小尺寸上对于电场强度的需求。但是，使用如此的材料也同时对于晶体管元件的制造以及可靠度上，造成了其他的问题，譬如说，MOS晶体管特别是PMOS晶体管的阈值电压(threshold voltage，Vt)将会不稳定。因此，造成了具有高介电常数材料的元件在商业上并非那么的受欢迎。此外，元件尺寸的缩小以及在硅基底上使用特定高介电常数物质的使用，一般相信，会对载子移动率(carrier mobility)有不良的影响。这对于使用这些材料的晶体管的功能而言，是一件负面的效应。一篇由Iwamoto等撰写的论文，标题为”A HightlyManufacturable Low Power and High Speed HfSiO CMOSFET with Dual Poly-Si Gate Electrodes”，由2003年12月的IEDM(International Electronics Devices Meeting of theIEEE)所刊登，介绍了一个在硅基底上使用特别高介电常数材料HfSiO的P型MOSFET，并且介绍了使用特别的侧壁(side wall)以及通道控制技术来改善阈值电压不稳定的情形。这篇论文描述了在具有高介电常数的材料的PMOS上所观察到的阈值电压飘移现象。一篇由Hobbs等所撰写的论文，标题为”Fermi LevelPinning at the PolyySi/Metal Oxide Interface”，刊登于2003年的”Symposium on VLSI Technology Digest of TechnicalPapers”，也介绍了多晶硅(poly Si)与金属氧化物(metaloxide)的介面(interface)对于阈值电压所扮演的脚色以及对于多晶硅的空乏带(depletion)的影响。一篇由Weber等所撰写的论文，标题为”55nm HighMobility SiGE(C)pMOSFETS with HfO2Gate Dielectricand TiN Metal Gate for Advanced CMOS”，刊登于2004年的”Symposium on VLSI Technology Digest of TechnicalPapers”，也描述了对于使用硅锗(SiGe)当作通道材料的PMOS晶体管，所获得的晶体管功能上的改善。这个通道材料是用外延(epitaxy)方式成长的压应变(compressively strained)硅锗层。这个PMOS晶体管具有高介电常数材料的氧化铪(HfO2)，以及一个氮化钛(TiN)的金属栅电极。这个PMOS晶体管的载子移动率(carrier mobility)以及阈值电压都有改善。一篇由Shi等所撰写的论文，标题为”MobilityEnhancement in Surface Channel SiGe PMOSFETs withHfO2Gate Dielectrics”，刊登于2003年一月份第1册第24集的”IEEE Electron Device Letters”，描述了对于使用应变硅锗(SiGe)当作通道层以及氧化铪当作介电材料的PMOS晶体管。这篇论文描述了，相较于传统的硅半导体元件，此PMOS在载子移动率上所获得的改良，但是也同时描述了对于阈值电压不稳定的影响。一篇由Shima所撰写的论文，标题为”<100>Strained SiGeChannel p MOSFET with Enhanced Hole Mobility andLower Parasitic Resistance”，刊登于2003年六月份第1册第39集第78到83页的”Fujitsu Science and TechnologyJournal”，描述了使用应变硅锗(SiGe)当作通道层的PMOS元件的载子移动率的实验结果。因此，可以发现对于高介电常数的栅介电层的晶体管的生产与设备上的需求。这样的晶体管又需要符合可以量产、具有良好的产品表现、以及可以缩小尺寸的条件。
技术实现思路
本专利技术提供一种半导体元件，包含有一第一晶体管以及一第二晶体管。该第一晶体管具有一第一导电通道且包含有一高介电常数(high-K)的栅介电层以及一第一掺杂电极。该第一导电通道为一第一导电型，以及该第一掺杂电极为一第二导电型。该第二晶体管具有与该第一导电通道相反的一第二导电通道。该第二晶体管包含有该高介电常数(high-K)的栅介电层以及一第二掺杂电极。该第二掺杂电极为该第一导电型。该第一导电型为P型与N型其中之一，以及该第二导电型为P型与N型其中之另一。本专利技术所述的半导体元件，其中，该第一与第二导电通道掺杂电极包含有一物质，该物质为一组物质其中之一，该组物质为硅(silicon)、锗(germanium)、多晶硅(polysilicon)、非晶硅(amorphous silicon)、以及其组合。本专利技术还提供一种半导体元件，包含有至少一N型通道元件以及至少一P型通道元件。该N型通道元件包含有一高介电常数(high-K)的栅介电层。该P型通道元件包含有该高介电常数的栅介电层。该N型通道元件与该P型通道元件具有一样导电型的栅极，且该N型通道元件与该P型通道元件的栅极掺杂浓度不同。附图说明图1描绘一半导体元件100的剖面图。图2描绘沉积上STI氧化层108之后的元件100剖面图。图3描绘经历了去除多余的沟槽氧化物、氮化层105与垫氧化层103，并且沉积了一栅介电层的元件100剖面图。图4描绘经历了一个栅电极层112的沉积以及一个掩膜114的形成后的元件100剖面图。图5显示经历了蚀刻步骤来定义栅电极层112、高介电常数介电层110以及中介层111之后的元件100剖面图。图6显示经历了侧壁子(sidewall spacer)的形成以及源漏极的形成之后的的元件100剖面图。具体实施例方式为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下本专利技术的较佳实施例的操作以及制作方式描述如下。但是，这些以下所述的实施例或是范例并非是本专利技术仅有的应用。以下讨论的实施例仅仅是用来展示某些制造或是使用本专利技术的方式，并非用来限定本专利技术或是权利要求的覆盖范围。图1描绘了一半导体元件1本文档来自技高网...

【技术保护点】
一种半导体元件，包含有：一第一晶体管，具有一第一导电通道，其中，该第一晶体管包含有一高介电常数的栅介电层以及一第一掺杂电极，其中该第一导电通道为一第一导电型，以及该第一掺杂电极为一第二导电型；以及一第二晶体管，具有与该第一导 电通道的导电性相反的一第二导电通道，其中，该第二晶体管包含有该高介电常数的栅介电层以及一第二掺杂电极，其中该第二导电通道为该第二导电型，以及该第二掺杂电极为该第一导电型；其中，该第一导电型为Ｐ型与Ｎ型其中之一，以及该第二导电型为Ｐ型 与Ｎ型其中之另一。

【技术特征摘要】
US 2004-7-21 60/590,060;US 2005-7-20 11/185,4431.一种半导体元件，包含有一第一晶体管，具有一第一导电通道，其中，该第一晶体管包含有一高介电常数的栅介电层以及一第一掺杂电极，其中该第一导电通道为一第一导电型，以及该第一掺杂电极为一第二导电型；以及一第二晶体管，具有与该第一导电通道的导电性相反的一第二导电通道，其中，该第二晶体管包含有该高介电常数的栅介电层以及一第二掺杂电极，其中该第二导电通道为该第二导电型，以及该第二掺杂电极为该第一导电型；其中，该第一导电型为P型与N型其中之一，以及该第二导电型为P型与N型其中之另一。2.根据权利要求1所述的半导体元件，其特征在于该高介电常数的栅介电层的介电常数高于3.9。3.根据权利要求1所述的半导体元件，其特征在于该高介电常数的栅介电层的等效氧化层厚度小于2纳米。4.根据权利要求1所述的半导体元件，其特征在于该第一晶体管为一N通道晶体管，该第二晶体管为一P通道晶体管，该第一掺杂电极为P型，该第二掺杂电极为N型；或者，该第一晶体管为一P通道晶体管，该第二晶体管为一N通道晶体管，该第一掺杂电极为N型，该第二掺杂电极为P型。5.根据权利要求1所述的半导体元件，其特征在于该高介电常数的栅介电层具有一物质，该物质为一组物质其中之一，该组物质为氮化硅、氮氧化硅、氧化钽、氧化镧、氧化铪、氮氧化硅铪、氧化铝以及其组合。6.根据权利要求1所述...

【专利技术属性】
技术研发人员：王志豪，蔡庆威，胡正明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]