超薄硅上的NROM闪速存储器制造技术

以超薄绝缘体上硅结构实现ＮＲＯＭ闪存单元。在平面器件中，位于源极／漏极（２２０，２２１）区之间的沟道（２００）是通常完全耗尽的。氧化物层（２１０，２１１）提供了源极／漏极区和上层栅极绝缘体层（２０７）之间的绝缘。控制栅极（２３０）形成在栅极绝缘体层上。在垂直器件中，氧化物柱（３１０）从衬底延伸，在柱的两侧有源极／漏极区（３３０，３３１）。外延再生长被用来沿着氧化物柱侧壁形成超薄硅体区（３００，３０１）。在此结构上形成第二源极／漏极区（３２０，３２１）。栅极绝缘体（３０７）和控制栅极（３３０）形成在上。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及存储器，本专利技术尤其涉及氮化物只读存储器闪速存储器。
技术介绍
计算机以及其他电子器件的速度和容量的发展需要组成器件的集成电路具有更好的性能。一种使集成电路更快的方法是减小组成器件的晶体管的尺寸。然而，当晶体管做得越来越小和越来越快时，相对于晶体管的速度而言，在晶体管之间的连接中的延时变得更大。另外一种提高集成电路速度的方法是使用替代的半导体。例如，绝缘体上硅结构(SOI)技术在同样的CMOS技术下可提高性能25-35％。SOI指将薄硅层放置在诸如氧化硅或玻璃的绝缘体上。晶体管接着被构造在该SOI薄层上。该SOI层减小了晶体管的电容，因此晶体管运行更快。图1示出了一个典型的现有技术的SOI半导体。晶体管形成在位于绝缘体102上的硅层101中。绝缘体形成在衬底103上。在硅层101内，形成漏极/源极区105和106。栅极107形成在部分耗尽沟道109上。浮体110位于耗尽区112内，且由部分耗尽产生。然而，SOI技术对技术要求非常高。用于SOI晶体管的硅膜必须是完全晶体硅。然而，绝缘体层不是晶体。因为绝缘体层的晶体性质与纯硅完全不同，所以很难用绝缘体制作完全晶体的氧化物上硅结构(silicon-on-oxide)或硅。如果不能得到完全的晶体硅，SOI膜上就会有缺陷。这就劣化了晶体管的性能。此外，使用SOI技术的部分耗尽CMOS器件中的浮体效应在许多逻辑和存储器应用中是不受欢迎的。浮体导致阈值电压和开关速度成为某一逻辑门的开关历史的可变复函数。在动态逻辑和DRAM存储器中，浮体导致过度的电荷泄漏和短保持时间，将导致数据丢失。在传统的闪速存储器和NROM器件中，浮体导致减少的擦除场(erase field)和更慢的擦除时间。因为上述原因，以及本领域技术人员通过阅读和理解本说明书之后可以清楚看出的下面所述的其他原因，本领域需要一种方法来消除结合SOI技术的CMOS器件中的浮体效应。
技术实现思路
上述关于消除浮体效应的问题以及其他问题由本专利技术来解决，通过阅读和学习下面的说明书可以得到理解。本专利技术包括一种具有超薄绝缘体上硅结构衬底的NROM晶体管。硅具有由通常完全耗尽体区隔开的两个掺杂的源极/漏极区。掺杂区与衬底的电导率不同。在源极/漏极区的每一个上形成氧化物层。在体区和氧化物层上形成栅极绝缘体。栅极绝缘体能够储存大量电荷。在栅极绝缘体上形成控制栅极。本专利技术的进一步的实施例包括变化范围的方法和装置。附图说明图1是现有技术下典型SOI半导体的截面图。图2是使用超薄SOI的平面或非NROM单元的一个实施例的截面图。图3是使用超薄SOI的本专利技术的两个垂直或非NROM单元的实施例的截面图。图4是使用超薄SOI的本专利技术的两个垂直或非NROM单元的另一个实施例的截面图。图5是本专利技术的或非NROM闪存阵列的等效电路。图6是使用超薄SOI的本专利技术的垂直或非NROM存储器阵列的另一个可选实施例的截面图。图7是根据图6的实施例的本专利技术的或非NROM闪存阵列的等效电路。图8是使用超薄SOI的本专利技术的平面与非NROM单元的实施例的截面图。图9是使用超薄SOI的本专利技术的两个垂直与非NROM单元的实施例的截面图。图10是根据图9的实施例的本专利技术的与非NROM闪存阵列的等效电路。图11是本专利技术的电子系统的实施例的框图。具体实施例方式在接下来对本专利技术的描述中，参考作为此处组成部分的附图，附图以举例的方法示出了本专利技术得以实施的具体实施例。在图中，相同的数字在几张图中表示相同的组件。这些实施例充分详述，以便本领域的技术人员可以实施本专利技术。也可以利用其他实施例，并且在不背离本专利技术范围下，可以在结构上、逻辑上和电气上作出改变。因此，接下来的详细描述不应受限制，本专利技术的范围仅由附加的权利要求和它的等效物所定义。图2示出了使用超薄绝缘体上硅结构(SOI)技术的平面NROM单元的一个实施例的截面图。图2的NROM闪存单元是具有虚拟地位线的或非(NOR)阵列单元。NROM闪存单元由绝缘体202上的硅层201组成。在超薄SOI单元中硅201小于100nm(1000)。层201由充当位线220和221的两个源极/漏极区220和221组成。在一个实施例中，这些区220和221是n-型材料。可选实施例中如果衬底是n-型材料，则这些区就用p-型材料。在位线220和221之间的体区200在超薄SOI中通常是完全耗尽的。体区200由离子化受主杂质203和离子化施主杂质205组成。两个氧化物区210和211淀积在硅201上。在一个实施例中，栅极绝缘体207是形成在控制栅极230和硅层201之间的氧化物-氮化物-氧化物(ONO)复合结构。在一个实施例中，控制栅极230是多晶硅材料，并且在或非闪存单元实施例中沿“x”方向延伸。氮化物层225有两个电荷存储区231和232。本专利技术的可选实施例使用除了所示的ONO复合结构以外的其他栅极绝缘体。这些结构可包括氧化物-氮化物-氧化铝复合层、氧化物-氧化铝-氧化物复合层、氧化物、碳氧化硅-氧化物复合层以及其他复合层。在又一可选实施例中，除了诸如Si、N、Al、Ti、Ta、Hf、Zr以及La之类的两种或多种常用绝缘体材料的其他非化学计量单层栅极绝缘体以外，栅极绝缘体可包括比由湿氧化且不退火形成的一般氧化硅更厚的、包含毫微硅粒子的富硅氧化物、非复合层的氮氧化硅层、非复合层的富硅氧化铝绝缘体、非复合层的碳氧化硅绝缘体、包含碳化硅毫微粒子的氧化硅绝缘体。图3示出了使用超薄SOI的本专利技术的两个垂直或非NROM单元350和351的一个实施例的截面图。垂直实施例提供了更高密度的存储器阵列。图3中的单元350和351每个都有源极/漏极区330和331，作为位线，并由n+掺杂硅组成。其他实施例如果衬底由n-型材料组成，则这些区使用p-型材料。每一个晶体管的额外的源极/漏极区320和321形成在垂直氧化物柱310上。左边的晶体管350使用源极/漏极区320和331而右边的晶体管使用源极/漏极区321和330。上部的源极/漏极区320和321由晶界分隔但电气耦合。垂直氧化物柱310是两个晶体管350和351之间的绝缘体。垂直外延再生长被用来提供沿着垂直氧化物柱310的侧壁的超薄硅非晶层300和301层。这些层就是超薄硅(即＜100nm)体区300和301而且通常完全耗尽。硅体区300和301的厚度方向在每个区中示出。左边超薄硅体区是左晶体管350的一部分，而右边体区300是右晶体管351的一部分。在一个实施例中，栅极绝缘体层307是复合ONO结构。该层307的可选实施例在上文中已经揭示。控制栅极330形成在该绝缘体层307之上且为晶体管350和351共有，因此它用作存储器阵列的字线。在一个实施例中，控制栅极330是多晶硅材料。图4示出了使用超薄SOI的本专利技术的两个垂直或非NROM单元的另一个实施例的截面图。这个实施例具有和图3的实施例基本相似的结构，其中超薄硅体区400和401通过沿着氧化物柱410的侧壁外延再生张而形成。上源极/漏极区420和421形成在氧化物柱410上，且公共聚控制栅极405形成在栅极绝缘体420上，通过字线将晶体管450和451耦合。然而，在图4的实施例中，栅极绝缘体420的底部氧化物层402和404在沟槽(t本文档来自技高网...

【技术保护点】
一种ＮＲＯＭ晶体管，包含：具有由通常完全耗尽的体区分隔的两个源极／漏极区的超薄绝缘体上硅结构层；形成在源极／漏极区的每一个上的氧化物层；形成在体区和氧化物层上的栅极绝缘体，栅极绝缘体能存储大量电荷；以及形成在 栅极绝缘体上的控制栅极。

【技术特征摘要】
【国外来华专利技术】US 2003-11-17 10/714,7531.一种NROM晶体管，包含具有由通常完全耗尽的体区分隔的两个源极/漏极区的超薄绝缘体上硅结构层；形成在源极/漏极区的每一个上的氧化物层；形成在体区和氧化物层上的栅极绝缘体，栅极绝缘体能存储大量电荷；以及形成在栅极绝缘体上的控制栅极。2.如权利要求1所述的晶体管，其特征在于，栅极绝缘体是氧化物—氮化物—氧化物复合结构。3.如权利要求1所述的晶体管，其特征在于，栅极绝缘体层是由氧化物—氮化物—氧化铝复合层、氧化物—氧化铝—氧化物复合层、或者氧化物—碳氧化硅—氧化物复合层中之一组成的复合层。4.如权利要求1所述的晶体管，其特征在于，栅极绝缘体层是由湿氧化且不退火形成的氧化硅、包含毫微硅粒子的富硅氧化物、氮氧化硅层、富硅氧化铝绝缘体、碳氧化硅绝缘体、包含碳化硅毫微粒子的氧化硅绝缘体之一组成的非复合层。5.如权利要求1所述的晶体管，其特征在于，栅极绝缘体由硅、氮、铝、钛、钽、铪、镧或锆中的两种或多种的非化学计量单层组成。6.如权利要求1所述的晶体管，其特征在于，晶体管有平面结构。7.如权利要求1所述的晶体管，其特征在于，晶体管有与非构造。8.如权利要求1所述的晶体管，其特征在于，晶体管有或非构造。9.一种NROM闪存单元，包含包含绝缘体层和厚度小于100nm的绝缘体上硅结构层的衬底，绝缘体上硅结构层包含由通常完全耗尽的体区分隔的两个源极/漏极区；形成在源极/漏极区的每一个上的氧化物层；形成在体区和氧化物层上的复合栅极绝缘体，该栅极绝缘体具有氮化物层，当单元以第一方向工作时可存储第一电荷，而当单元以第二方向工作时可存储第二电荷；以及形成在复合栅极绝缘体上的控制栅极。10.如权利要求9所述单元，其特征在于，控制栅极由多晶硅材料组成。11.如权利要求9所述单元，其特征在于，当单元以第一方向工作时，第一源极/漏极区作为漏极区运行，而当单元以第二方向工作时，第一源极/漏极区作为源极区运行。12.一种垂直NROM闪存阵列，包含具有第一组多个源极/漏极区的衬底；从衬底向外沿伸的氧化物柱；多个的超薄硅体区，每一个包含沿着氧化物柱的相对侧壁的硅的外延再生长，每个体区从不同的源极/漏极区垂直延伸；形成在氧化物柱上的第二组多个源极/漏极区，每个源极/漏极区耦合于不同的体区；形成在第一组多个源极/漏极区、多个体区、以及第二组多个源极/漏极区上的绝缘体层；以及形成在绝缘体层上的控制栅极。13.如权利要求12所述阵列，其特征在于，存储器阵列的第一晶体管由来自第一组多个源极/漏极区的第一源极/漏极区、第一超薄硅体区、来自第二组多个源极/漏极区的第一源极/漏极区、第一硅体区上的绝缘体层的一部分、以及该部分绝缘体层上的控制栅极的一部分组成。14.如权利要求12所述阵列，其特征在于，绝缘体层由复合氧化物-氮化物-氧化物结构组成。15.如权利要求14所述阵列，其特征在于，下层氧化物层在氧化物柱任一侧沟槽中比围绕氧化物柱排列的其余部分厚度更大。16.如权利要求15所述阵列，其特征在于，第一组多个源极/漏极区在每条沟槽之间是隔离的。17.一种垂直NROM闪存阵列，包含具有下层源极/漏极区的衬底；在下层源极/漏极区上从衬底向外延伸的氧化物柱；多个超薄硅体区，每个包含沿着氧化物柱的相对的侧壁的硅的外延再生长，每个体区从下层源极/漏极区的每一侧垂直延伸；形成在氧化物柱上的上层源极/漏极区，上层源极/漏极区的每一侧耦合于不同的体区；形成在下层源极/漏极区、多个体区、上层源极/漏极区任一侧周围的绝缘体层，在下层源极/漏极区每一侧的绝缘体层部分比其余的绝缘体层部分更厚，使得下层漏极/源极区在较厚的绝缘体层部分之间隔离；以及形成在绝缘体层上的控制栅极...

【专利技术属性】
技术研发人员：L福布斯，
申请(专利权)人：微米技术股份有限公司，
类型：发明
国别省市：US[美国]