具有分段行修复的半导体存储器制造技术

披露了一种具有分段行修复结构的存储器件，它提供了单独位修复的优点，从而有效地使用了存储器件的冗余行。存储器件的行被分成四段，并且通过选择性地禁止缺陷存储单元所处的主要行的仅一个段的字线驱动器并用由冗余匹配电路提供的冗余项信号来使能冗余字线驱动器，从而用冗余行的段来代替整个行长度的特定段，以提供分段行修复。通过选择性地禁止只与缺陷存储单元相关的字线驱动器并将主要及冗余行分成四个段，可完成定位或单独位的修复，从而有效地利用存储器件的冗余行。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

技术介绍
1.专利
本专利技术总体上涉及集成电路存储器件，确切地说涉及具有分段行修复的半导体存储器件。2.相关技术的描述对诸如随机访问存储(RAM)集成电路(例如，DRAM、SRAM等)之类半导体器件的测试，通常由制造者在生产和制造过程中完成，以找出在生产半导体器件的过程中会发生在这种器件中的缺陷和故障。缺陷可能由一些因素引起，包括诸如行和列的断路或短路之类的粒子缺陷、颗粒污染或位缺陷。测试通常由存储控制器或处理器(或采用多处理器机指定的处理器)完成，它们经常在含半导体器件的管芯被封装成芯片之前运行测试程序。随机访问存储器通常经过数据驻留测试和/或数据跨步测试。在数据驻留测试中，对存储的每个单元写入并在预先确定的时间间隔后检查，以确定是否发生影响存储状态的漏电流。在跨步测试中，以增加或减少地址的次序的方法，对每个单元施加读和/或写操作序列。这样的测试保证使隐藏着的缺陷不会在操作使用中被首先发现，从而使最终的产品不可靠。许多半导体器件，特别是存储器件，都包括一些在半导体器件上的冗余电路，可应用这些电路以代替在测试当中所发现的不正常工作电路。在存储器的初始测试中，有缺陷的元件通过用被称为冗余元件的无缺陷元件的代替得到修复。通过使能这样的冗余电路，该器件即使无法完成特定的测试也不会被丢弃。附图说明图1以框图的形式描绘了256Mbit的DRAM20。DRAM20包括标号为组<0>到组<7>的八个存储组或阵列22a-22h。每个存储器组22a-h都是一个如图2所展示的32Mbit阵列映像。图2所示的阵列映像24的结构将阵列映像24分成多个256K的块30(为了清楚只标一个)。如图所示，阵列映像24包括标号为DQ<0>到DQ<7>的八个256K的块30的垂直条26a-26h，而且阵列映像24的高度为十六条256K的块30。每个256K的块30中的存储单元(未显示)以多个主要行和冗余行进行设置。例如，通常设置512个主要行和4个冗余行。在每个256K的块30之间设置读出放大器32以读出存储在其中存储单元之中的数据。在每个256K的块30的垂直条的每一侧设置字线驱动器34，用以在与特定行地址相关的每个256K的块30中烧制字线。因此，对于每行在256K的块30中的存储单元都将有相关的字线和字线驱动器。于是，应该理解的是，字线驱动器34实际上包含多个字线驱动器，每个字线都有一个字线驱动器。在每一个256K的块30中，行被指定为奇数行或偶数行。因此，每个字线驱动器34都将烧制与奇数行相关或偶数行相关的字线。图3描绘了图2中256K的块30的单独水平条。字线驱动器34a、34c、34e、34g和34i都将烧制偶数行字线，而驱动器34b、34d、34f和34h都将烧制奇数行字线。因此，字线驱动器34a将烧制块26a中的偶数行40，字线驱动器34c将烧制块26b和26c中的偶数行40，字线驱动器34e将烧制块26d和26e中的偶数行40，字线驱动器34g将烧制块26f和26g中的偶数行40，而字线驱动器34i将烧制块26h中的偶数行40。相反，字线驱动器34b将烧制块26a和26b中的奇数行42，字线驱动器34d将烧制块26c和26d中的奇数行42，字线驱动器34f将烧制块26e和26f中的奇数行42，而字线驱动器34h将烧制块26g和26h中的奇数行42。通过向字线驱动器34施加指定的行地址来访问存储单元。通过施加从全局的字线驱动器(未显示)获得的地址和相位项来驱动局部的字线驱动器，从而通过一个行线束激活被选中的单元行，同时列解码器(未显示)将激活列所选择的电路以访问在断开行上所指定存储单元。因此，选中的行将在所有八个垂直的条26a-26h上被激活。如以上所指出的，存储器通常应用存储单元的冗余行和列，以便于如果在主存储阵列的行或列中的存储单元存在缺陷部分的话，则可以冗余存储单元的整个行或列来替换。传统上，通过在管芯上断开熔丝的特定组合(未显示)或闭合几个熔丝组之一中的反熔丝(未显示)来完成一个或更多备用行或列的替换。烧断所选的熔丝组合以提供与存储缺陷单元的地址等效的地址。例如，如果缺陷单元有一个八位的二进制地址11011011，则在几个熔丝组之一的一组八熔丝中的第三和第六熔丝将被烧断，从而存储该地址。比较电路(未显示)将每个输入地址与存储在熔丝组中的烧断熔丝地址进行比较，从而判定输入地址是否与一个烧断熔丝地址匹配。如果比较电路判定下来是匹配的，则它输出匹配信号(通常为一位)。为了响应它，冗余行的字线驱动器34将被激活，以访问替代具有缺陷存储单元行的冗余行。但是，在上述用冗余行替代的方法中，存在缺点。存储单元的冗余行占据管芯上的空间。因此，需要通过应用单独位修复方法来获得使用最小数目备用行的最大数目的修复。这是不太可能的，因为，当必须用完整的冗余行来替代只有一个存在缺陷存储单元的主要行时，大量的无缺陷存储单元也必须用冗余行来替代。比如，如果图3的垂直条26d只有一个存在缺陷的存储单元，则当使用冗余行来替代缺陷存储单元所处的行时，条26a-26h的整个冗余行都将被使用，即使在其它七条26a-26c和26e-26h中的对应行中没有缺陷。因此，就需要一种存储器件，它可有效使用冗余行来替代缺陷的主要行，从而将所需冗余行的管芯空间降到最小。
技术实现思路
本专利技术克服了与现有技术相关的问题，并提供了一种具有分段行修复结构的存储器件，它可提供定位或单独位修复的优点，从而有效地利用了存储器件的冗余行。根据本专利技术，存储器组的行被分成四段，而且通过选择性地只禁止一个段的字线驱动器来提供分段行修复，其中，有缺陷的存储单元被定位并用由冗余匹配电路提供的冗余项信号来使能冗余字线驱动器，从而只选择整个行长度特定部分的冗余行段。通过选择性地只禁止与缺陷的存储单元相关的字线驱动器并将主要行和冗余行分成四段，可完成定位或单独位的修复，从而有效地利用存储器的冗余行。从以下对专利技术的详细描述中，本专利技术的这些和其它优点和特征将变得更加明显，以下的描述结合附图提供。附图简述图1以框图的形式描绘了传统的存储器件；图2描绘了图1的一组存储器件； 图3描绘了图2存储器组的一个部分；图4描绘了根据本专利技术的存储器件的一部分；图5描绘了根据本专利技术的存储器组；图6描绘了根据本专利技术的行的分段；以及图7以框图的形式描绘了处理器系统，其中可使用根据本专利技术的存储器件。较佳实施例的详细描述将如图4-7中描绘的较佳实施例中阐述地描述本专利技术。可使用其它的实施例，而且可以在不脱离本专利技术精神或范围的前提下作出结构或逻辑的变化。相同的部分将用相同的标号来表示。根据本专利技术，所提供的分段行的修复是通过选择性地禁止包含缺陷存储单元行段的字线驱动器并用由冗余匹配电路提供的冗余项信号使能冗余行段的冗余字线驱动器，从而用冗余行的段来只代替整个行长度中只包含缺陷存储单元的特定段。图4描绘了根据本专利技术的具有分段行修复的存储器件的一部分。特别地，图4描绘了字线驱动器34所位于的256K块30的两根垂直条之间的区域。根据本专利技术，可禁止包括缺陷存储单元行的段的字线驱动器34，并禁止一个冗余的字线驱动器34，本文档来自技高网...

【技术保护点】
一种存储器件，它包含：第一存储器组，它包括设置在水平条和垂直条中的多个存储器块，每个存储器块的所述水平条被分成多个段，所述多个存储器块中的每一个都包括多行主要存储单元和至少一行冗余存储单元；多个字线，用于访问所述存储器块的主 要和冗余存储单元，所述多个字线中的每一个都分别由多个驱动器中的一个驱动；以及电路，用于选择性禁止与主要存储单元行相关的一个字线驱动器，其中缺陷的存储单元位于所述的一个段之中，并使能与冗余存储单元行相关的字线的一个驱动器，从而用所述的 冗余存储单元行来代替只在所述缺陷存储单元所处的一个段中的所述主要存储单元行。

【技术特征摘要】
US 2000-6-14 09/594,4421.一种存储器件，它包含第一存储器组，它包括设置在水平条和垂直条中的多个存储器块，每个存储器块的所述水平条被分成多个段，所述多个存储器块中的每一个都包括多行主要存储单元和至少一行冗余存储单元；多个字线，用于访问所述存储器块的主要和冗余存储单元，所述多个字线中的每一个都分别由多个驱动器中的一个驱动；以及电路，用于选择性禁止与主要存储单元行相关的一个字线驱动器，其中缺陷的存储单元位于所述的一个段之中，并使能与冗余存储单元行相关的字线的一个驱动器，从而用所述的冗余存储单元行来代替只在所述缺陷存储单元所处的一个段中的所述主要存储单元行。2.根据权利要求1所述的存储器件，其特征在于，至少一个所述的段跨过所述存储器块的至少两个邻近的垂直条。3.根据权利要求1所述的存储器件，其特征在于，所述的电路还包含多个逻辑门，所述多个逻辑门中的每一个都具有耦连于相关字线驱动器的输出，其中，所述的与主要存储单元行相关的各个字线驱动器根据多个逻辑门中的一个所述输出被禁止，所述的与冗余存储单元相关的各个字线驱动器根据多个逻辑门的另一个所述输出被使能。4.根据权利要求3所述的存储器件，其特征在于，还根据所述缺陷存储单元地址的一部分，使能所述的与所述冗余存储单元行相关的各个字线驱动器，并禁止与所述缺陷存储单元所处的所述主要存储单元行相关的各个所述字线驱动器。5.根据权利要求3所述的存储器件，其特征在于，所述的多个逻辑门中的每一个都是与门，该门具有与多个第一控制信号耦连的第一输入以及与多个第二控制信号耦连的第二输入。6.根据权利要求5所述的存储器件，其特征在于，所述的多个第一控制信号是各个相位信号。7.根据权利要求6所述的存储器件，其特征在于，还包含提供所述各个相位信号的全局驱动电路。8.根据权利要求6所述的存储器件，其特征在于，所述的各个相位信号是根据被访问存储单元的地址来决定的。9.根据权利要求6所述的存储器件，其特征在于，所述的多个第二控制信号包括冗余匹配信号和与冗余匹配信号互补的信号。10.根据权利要求9所述的存储器件，其特征在于，还包含匹配电路，用于将输入存储单元地址与所述缺陷的存储单元地址进行比较，如果所述的输入存储单元地址匹配所述缺陷的存储单元的地址，则为所述冗余匹配信号输出高信号，而为所述的与所述冗余匹配信号互补的所述信号输出低信号。11.根据权利要求10所述的存储器件，其特征在于，所述冗余匹配信号的高信号将使能所述与冗余存储单元行相关的各个字线驱动器，而所述与冗余匹配信号互补的信号的低信号将禁止与所述缺陷存储单元所处的主要存储单元行相关的各个字线驱动器。12.根据权利要求11所述的存储器件，其特征在于，还包含逻辑电路，只向在所述缺陷存储单元所处的段中的字线驱动器提供所述的高信号和所述的低信号。13.根据权利要求10所述的存储器件，其特征在于，所述的匹配电路还包含多个可编程的元件，可存储所述缺陷存储单元的所述地址。14.根据权利要求13所述的存储器件，其特征在于，所述的可编程元件是熔丝。15.根据权利要求1所述的存储器件，其特征在于，所述的电路还可以选择性的禁止与第二缺陷存储单元在第二所述段中所处的主要单元行相关的各个字线驱动器，并使能与所述第二段中冗余存储单元行相关的各个字线驱动器，从而用所述第二段中所述冗余存储单元行的一部分代替所述第二缺陷存储单元所处的第二段中的主要存储单元行。16.一种存储电路，用于修复半导体存储器件的存储器块行的一部分，所述存储器块的每一个都具有多行对应的主要存储单元和至少一行冗余存储单元，所述多行主要存储单元中的每一行以及所述至少一行冗余存储单元都具有分别通过各个驱动器驱动的相关字线，所述的存储电路包含第一电路，将在所述存储器件中要被访问的存储单元的输入地址与在所述存储器件中缺陷的存储单元的地址进行比较，并根据所述的比较输出一对互补的控制信号；第二电路，根据所述的要被访问的存储单元的输入地址提供多个相位信号；以及多个逻辑门，所述的多个逻辑门中的每一个都具有连接于多个驱动器中一个的输出、连接于所述多个相位信号中相应一个的第一输入以及连接于所述互补控制信号对之一的第二输入，其中，如果所述要访问的存储单元的输入地址与缺陷的存储单元的地址匹配，则所述的互补控制信号对和多个相位信号将使所述的多个逻辑门选择性地禁止所述缺陷存储单元所处的存储器块行中的存储器块的相应一个主要存储单元行的驱动器，并使能所述存储器块中至少一个冗余存储单元行的驱动器，从而用所述的至少一个冗余存储单元行来代替所述存储器组中的所述主要存储单元行，而并非代替至少一个其它所述的多个存储器块中的对应主要单元行。17.根据权利要求16所述的半导体存储器，其特征在于，所述的多个逻辑门是与门。18.根据权利要求16所述的半导体存储器，其特征在于，所述的多个相位信号包括四个相位信号。19.一种存储器件，包含存储器阵列，它包含至少一行主要存储单元；至少一个主要行字线，用于访问所述的主要存储单元，所述的至少一个主要行字线被分成多个段，每个段都能访问所述主要存储单元的各个部分；至少一行冗余存储单元；至少一个冗余行字线，用于访问所述的冗余存储单元，所述的至少一个冗余行字线被分成多个段，每个段都能访问所述冗余存储单元的一部分；以及可编程逻辑电路，它被选择性地编程，从而在存储器访问操作中用冗余的行字线段来代替与缺陷的存储单元相关的至少一个所述的主要行字线段。20.根据权利要求19所述的存储器件，其特征在于，所述的可编程逻辑电路还包括多个与门，多个所述与门中的每一个都具有与多个第一控制信号耦连的第一输入、与多个第二控制信号耦连以进行接收的第二输入以及分别与所述一个主要行字线及冗余行字线相关的驱动器耦连的输出。21.根据权利要求20所述的存储器件，其特征在于，所述的多个第一控制信号是各个相位信号。22.根据权利要求20所述的存储器件，其特征在于，还包含匹配电路，将输入存储单元地址与所述损失的存储单元地址进行比较，并根据所述的比较输出所述的多个第二控制信号。23.一种处理器系统，包含中央处理单元；以及与所述处理单元相连的存储器件，以从所述的中央处理单元接收数据并向其提供数据，所述的存储器件包含第一存储器组，它包括设置在水平条和垂直条中的多个存储器块，每个存储器块的所述水平条被分成多个段，所述多个存储器块中的每一个都包括多行主要存储单元和至少一行冗余存储单元；多个字线，用于访问所述存储器块的主要和冗余存储单元，所述多个字线中的每一个都分别由多个驱动器中的一个驱动；以及电路，用于选择性禁止各个与主要存储单元行相关的字线驱动器，其中缺陷的存储单元被定位在所述的一个段之中，并使能与冗余存储单元行相关的字线的各个驱动器，从而用所述的冗余存储单元行来代替只在所述缺陷存储单元所处的一个段中的所述主要存储单元行。24.根据权利要求23所述的处理器系统，其特征在于，至少一个所述的段跨过所述存储器块的至少两个邻近的垂直条。25.根据权利要求23所述的处理器系统，其特征在于，所述的电路还包含多个逻辑门，所述多个逻辑门中的每一个都具有耦连于相关字线驱动器的输出，其中，所述的与主要存储单元行相关的各个字线驱动器根据多个逻辑门中的一个所述输出被禁止，所述的与冗余存储单元相关的各个字线驱动器根据多个逻辑门的另一个所述输出被使能。26.根据权利要求25所述的处理器系统，其特征在于，还根据所述缺陷存储单元地址的一部分，使能所述的与所述冗余存储单元行相关的各个字线驱动器，并禁止与所述缺陷存储单元所处的所述主要存储单元行相...

【专利技术属性】
技术研发人员：B基斯，
申请(专利权)人：微米技术股份有限公司，
类型：发明
国别省市：US[美国]