半导体器件制造技术

一种半导体器件，其特征在于通过第一连接线路层将所有晶体管的栅极图案连接至Ｎ＋或Ｐ＋结，从而防止在工艺过程中，由等离子体损伤导致的半导体器件的特性劣化。在采用第一线路层时，为了将结连接至容易受到等离子体损伤的栅极层，在形成晶体管之后，将所述栅极层连接至所述Ｎ＋或Ｐ＋结。因此，在由等离子体损伤对所述栅极层充电时，所述栅极层通过所述结放电或通过设置接收（－）离子或电子，从而使栅极氧化物免受等离子体损伤。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，更具体而言，涉及一项通过第一连接线路层将栅极连接到N+或P+结以防止等离子体工艺中的等离子体损伤的技术。
技术介绍
在制造一般的硅半导体的过程中，采用等离子体气体淀积或蚀刻薄膜的工艺导致了影响晶片上的单位元件的特性的等离子体损伤。 图1a和图1b是说明常规半导体器件中的等离子体损伤的图示。 一种广泛应用于半导体制造工艺的薄膜淀积工艺包括采用离子化等离子体气体在晶片上淀积反应物以形成新的膜。而且，用于形成预期图案的干法蚀刻工艺包括采用等离子体气体蚀刻晶片上的特定材料。 上述工艺中采用的等离子体离子气体对晶片上的导电层图案充电使其成为正离子。由于等离子体气体具有正(+)属性，因此，在所述工艺过程中在由绝缘膜覆盖的导电层内持续累积正电荷，以吸引负粒子。 由于栅极图案1被栅极氧化物2周围的厚绝缘层覆盖，因此，其对绝缘膜的特性影响较小。但是，具有薄厚度的栅极氧化物2形成于接近作为导电层的衬底的位置。 当栅极图案1充正电时，吸引了负粒子，所述负粒子大多为电子。这些负粒子在栅极氧化物2中被俘获，或者通过所述栅极氧化物2流入栅极图案1。而且，从已充电的栅极图案1通过栅极氧化物2向衬底产生放电现象。 所述放电现象损坏了栅极氧化物2，从而导致了半导体器件特性的改变，我们称其为等离子体损伤。因此，在半导体器件的制造过程中产生的等离子体损伤能够改变器件和设计特性。 图2是说明在常规半导体器件中由等离子体损伤导致的NMOS晶体管阈值电压增大的曲线图。 参考图2，(B)表示在形成第一线路层之后测量的数据，(C)表示在形成第二线路层之后测量的数据，(D)表示在淀积第一钝化材料并对其构图之后测量的数据，(E)表示在淀积第二钝化材料并对其构图之后测量的数据。 在如图1a和图1b所示产生等离子体损伤之后，器件特性的改变，例如晶体管的阈值电压的漂移，引起了设计特性的改变。但是，在每一批当中和每一晶片上表现出具有不同趋势的等离子体损伤。因此，难以控制器件特性。 图3a和3b是说明常规半导体器件中的CMOS反相器(inverter)的电路图。参考图3a和3b，常规半导体器件的CMOS反相器包括多个反相器IV1和IV2。 反相器IV1包括串联在电源电压Vdd端子和地电压Vss端子之间的PMOS晶体管P1和NMOS晶体管N1。PMOS晶体管P1和NMOS晶体管N1通过公共栅极接收输入信号IN1，通过公共漏极输出输出信号OUT1。 反相器IV2包括串联在电源电压Vdd端子和地电压Vss端子之间的PMOS晶体管P2和NMOS晶体管N2。PMOS晶体管P2和NMOS晶体管N2通过公共栅极接收输入信号IN2，通过公共漏极输出输出信号OUT2。 反相器IV1和IV2通过图3a中的第一线路层10互连。如图3b所示，反相器IV1和IV2通过第一线路层10a、10b以及连接在第一线路层10a和10b之间的第二线路层20互连。 图4是说明图3a和3b的CMOS反相器的布局图。参考图4，在N阱30中形成反相器IV2的PMOS晶体管P2，在P阱40中形成NMOS晶体管N2。每一晶体管的栅极通过接触节点CN1连接至第一线路层10b。 当如图3a所示，反相器IV1和IV2通过第一线路层10互连时，反相器IV2的栅极层连接至结，从而防止在形成第一线路层10之后的工艺过程中产生等离子体损伤。但是，当如图3b所示形成第二线路层20时，第二反相器IV2受到由淀积第一线路层10a、10b和层间绝缘膜的工艺导致的等离子体损伤的影响。
技术实现思路
本专利技术的各种实施例的目的在于，在形成金属层来防止等离子体工艺过程中由等离子体损伤导致的半导体器件特性劣化时，将N+或P+结(或导电结单元)连接至晶体管的栅极输入节点。 根据本专利技术实施例，一种半导体器件包括形成于半导体器件的预定区域内的带有栅极氧化物的晶体管；连接至所述晶体管的栅极的第一线路层；以及连接在所述晶体管的栅极和所述第一线路层之间的掺杂结单元。在第一线路层的形成过程中，通过设置所述晶体管，将所述栅极连接至所述结区。 根据本专利技术另一实施例，一种半导体器件包括形成于所述半导体衬底的N阱区并包括栅极氧化物层的第一晶体管；形成于所述半导体衬底的P阱区并包括栅极氧化物层的第二晶体管；第一线路层，其通过设置将所述第一晶体管的第一栅极连接至所述第二晶体管的第二栅极；以及在所述第一线路层的形成过程中，连接至所述第一栅极和第二栅极的结单元。 根据另一实施例，一种半导体器件包括形成于半导体衬底的N阱区内的第一晶体管。所述第一晶体管包括位于所述衬底之上的第一栅极氧化物层和位于所述第一栅极氧化物层之上的第一栅极。所述第二晶体管形成于所述半导体衬底的P阱区内。所述第二晶体管包括位于所述衬底之上的第二栅极氧化物层和位于所述第二栅极氧化物层之上的第二栅极。通过设置第一线路层将所述第一晶体管的第一栅极连接至所述第二晶体管的第二栅极。所述第一结单元连接至所述第一栅极。所述第一结单元通过配置释放在所述第一栅极上累积的电荷，从而防止所述第一栅极氧化物层受到损伤。 在又一实施例中，所述半导体器件还包括连接至所述第二栅极的第二结单元。所述第二结单元通过配置释放在所述第二栅极上累积的电荷，从而防止所述第二栅极氧化物层受到损伤。所述第一和第二结单元分别为第一和第二二极管。所述第一二极管的正极(anode)连接至所述第一晶体管，所述第二二极管的负极(cathode)连接至所述第二晶体管。所述第一和第二晶体管分别为PMOS和NMOS晶体管。附图说明图1a和图1b是说明常规半导体器件中的等离子体损伤的图示。 图2是说明在常规半导体器件中由等离子体损伤导致的阈值电压增大的曲线图。 图3a和3b是说明常规半导体器件中的CMOS反相器的电路图。 图4是说明图3a和3b的CMOS反相器的布局图。 图5是说明根据本专利技术实施例的半导体器件的CMOS反相器的电路图。 图6是说明根据本专利技术实施例的CMOS反相器的布局图。 简单符号说明栅极图案 1栅极氧化物 2第一线路层 10第一线路层 10a，10b第二线路层 20N阱 30P阱 40第二线路层 102结单元 110，112P阱 130二极管 D1，D2接触节点 CN1，CN2输入信号 IN1，IN2反相器 IV1，IV2，IV3，IV4NMOS晶体管 N1，N2，N3，N4输出信号 OUT1，OUT2PMOS晶体管 P1，P2，P3，P具体实施方式图5是说明根据本专利技术实施例的半导体器件的CMOS反相器的电路图。 图5的CMOS反相器包括多个串联的反相器IV3和IV4。 反相器IV3包括通过其漏极连接的PMOS晶体管P3和NMOS晶体管N3。晶体管P3和N3的源极分别连接至电源电压Vdd端子和地电压Vss端子。PMOS晶体管P3和NMOS晶体管N3通过公共栅极接收输入信号IN1，通过公共漏极输出输出信号OUT1。 反相器IV4包括PMOS晶体管P4、NMOS晶体管N4和结单元110、112(本文档来自技高网...

【技术保护点】
一种半导体器件，包括：形成于半导体衬底的预定区域内的晶体管，所述晶体管包括位于所述半导体衬底之上的栅极氧化物和位于所述栅极氧化物之上的栅极；连接至所述晶体管的栅极的第一线路层；以及连接在所述晶体管的栅极和所述第一线路 层之间的导电结单元，所述导电结单元通过配置释放在所述栅极上累积的电荷，从而防止所述栅极氧化物受到损伤。

【技术特征摘要】
KR 2005-12-30 134864/051.一种半导体器件，包括形成于半导体衬底的预定区域内的晶体管，所述晶体管包括位于所述半导体衬底之上的栅极氧化物和位于所述栅极氧化物之上的栅极；连接至所述晶体管的栅极的第一线路层；以及连接在所述晶体管的栅极和所述第一线路层之间的导电结单元，所述导电结单元通过配置释放在所述栅极上累积的电荷，从而防止所述栅极氧化物受到损伤。2.根据权利要求1所述的半导体器件，其中，所述晶体管为PMOS晶体管。3.根据权利要求2所述的半导体器件，其中，所述导电结单元包括连接在所述晶体管和电源电压端子之间的第一二极管。4.根据权利要求1所述的半导体器件，其中，所述晶体管是NMOS晶体管。5.根据权利要求4所述的半导体器件，其中，所述结单元包括连接在地电压端子和所述晶体管之间的第二二极管。6.根据权利要求1所述的半导体器件，其中，所述器件包括CMOS反相器。7.一种半导体器件，包括形成于半导体衬底的N阱区域内的第一晶体管，所述第一晶体管包括位于所述衬底之上的第一栅极氧化物层和位于所述第一栅极氧化物层之上的第一栅极；形成于所述半导体衬底的P阱区域内的第二晶体管，所述第二晶体管包括位于所述衬底之上的第二栅极氧化物层和位于所述第二栅极氧化物层之上的第二栅极；第一线路层，提供其以将所述第一晶体管的第一栅极连接至所述第二晶体管的第...

【专利技术属性】
技术研发人员：金东勋，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]