使用改进自动校准接触工艺在半导体中形成电接触的方法技术

半导体器件的接触尤其由在层间绝缘层上进行化学机械抛光（ＣＭＰ）工艺以使各导线的第一硬掩模层暴露而制成。层间绝缘层被部分地移除。第二硬掩模层形成于所得的基板上。在该第二硬掩模层上进行另一ＣＭＰ工艺，使各导线的第一硬掩模层暴露。通过蚀刻被ＣＭＰ的第二硬掩模层的部分而形成硬掩模图案。通过使用该硬掩模图案作为蚀刻阻挡层来蚀刻该层间绝缘层，以敞开该基板的各接触形成区。导电层沉积于该所得的基板上，用以填充开口的接触形成区。该导电层和保留的硬掩模图案被移除，使导线的第一硬掩模层暴露。

【技术实现步骤摘要】

本专利技术涉及一种制造半导体器件的方法，更具体而言涉及一种形成半导体器件的电接触的方法，其克服当形成电性接触时一些由常规的自动校准接触(SAC)工艺制成的半导体器件中所遇到的问题。
技术介绍
在半导体存储器件中，例如DRAM(动态随机存取存储器)器件中，往往通过下落式插塞接触、位线接触、及存储节点接触而实现电容器和位线的电连接。这些接触插塞通常通过以下步骤构成在基板上形成栅线或位线后形成层间绝缘层；选择性地蚀刻存在于各接触形成区的层间绝缘层的特定部分；沉积导电层；及最后利用化学机械抛光(Chemical Mechanical Polishing，CMP)在所得的结构上实现自动校准接触(SAC)工艺。通常对所得的结构进行CMP的目的是移除一部分置于层间绝缘层上的导电层，以移除各栅线或位线的硬掩模氮化物层的预定部分，因此任何邻近的电连接可完全彼此隔离。图1A到图1F是说明在常规方法中遇到的更普通的一些半导体制造工艺步骤当形成的下落式插塞电性接触时的剖面图。参照图1A，设置硅基板1，其中有源区由器件隔离层(未显示)所限定。多条栅线5在硅基板1上形成，其中各栅线5包括由栅绝缘层2、栅导电层3及栅线硬掩模氮化物层4构成的依次堆叠结构。接着，结区6通过任何次离子注入工艺沿着各栅线5的两边在硅基板1的表面形成。其后，第一间隔物氮化物层7和第一层间绝缘层8依次在硅基板1的表面上形成，因此可覆盖栅线5和结区6。参照图1B，在图1A所绘的现有技术结构进行CMP后，一部分的第一层间绝缘层8和一部分的第一间隔物氮化物层7被移除，直到一部分的栅线硬掩模氮化物层4被暴露。现参照图1C，在大部分的(i)第一层间绝缘层8、(ii)第一间隔物氮化物层7及(iii)栅线硬掩模氮化物层4上形成多晶硅层(未显示)后，第一多晶硅硬掩模9通过将该多晶硅层(未显示)图形化来形成，以暴露所选部分的(i)第一层间绝缘层8、(ii)栅线5，即，所选部分的栅线硬掩模氮化物层4及(iii)第一间隔物氮化物层7，其中这些暴露的区界定有源区，即未受第一多晶硅硬掩模覆盖的区域。参照图2，其绘示与图1C(依图2中的1C-1C’线划分)相对应的俯视平面图。由图2可见，第一多晶硅硬掩模9能形成，从而最后能够暴露位于有源区中的所选部分的栅线5和所选部分的结区6，即，未被第一多晶硅硬掩模9所覆盖的那些区域的有源区。现参照图1D，部分的第一层间绝缘层8被蚀去，因此能通过第一多晶硅硬掩模9形成用以暴露在栅线5和结区6以下部分的接触孔11。亦即，经由设置作为物理阻挡(例如缓冲板)的未掺杂硅玻璃(USG)氧化物层10，及对所得的结构1进行回蚀工艺，可形成接触形成区，即接触孔11，用以暴露部分的栅线5和下面的结区6。现参照图1E，接着通常将第一多晶硅层12置于第1D图所示的所得的基板1上。第一多晶硅层12通常设计作为最终作为电通道使用的导电层。现参照图1F，第一多晶硅层12、作为缓冲板的未掺杂硅玻璃(USG)氧化物层10、及置于所得的基板的第一多晶硅硬掩模9(如图1E所示)然后被化学机械抛光，直到一部分的栅线硬掩模氮化物层4被暴露。结果，下落式插塞接触12a形成于各暴露栅线5之间的暴露的结区6上。图3A到图3E绘制了当使用常规方法形成存储节点接触21a时遇到的一些较常见工艺步骤的剖面图。参照图3A，硅基板1具有数个形成通过第一层间绝缘层8的下落式插塞接触12a。另外，还显示了在下落式插塞接触12a和第一层间绝缘层8的上方形成的绝缘层13。多条位线17被显示形成于绝缘层13的上方。各位线17被形成由依次彼此堆叠的阻挡层14、导电层15及位线硬掩模氮化物层16。第二间隔物氮化物层18和第二层间绝缘层19依次在绝缘层13和位线17的上方形成。参照图3B，然后第二层间绝缘层19通常被化学机械抛光到更平坦的表面，并且经常减至一预定厚度，其中第二层间绝缘层19的剩余部分仍然被保留，覆盖在位线17上方。在第二层间绝缘层19的剩余部分的上面形成多晶硅层(未显示)之后，通过移除所选择的部分多晶硅层(未显示)而形成第二多晶硅硬掩模20，以产生通常界定出可形成存储节点接触21a(未显示)的各区的第二多晶硅硬掩模20。图4是与第3B图相对应(依图4中的3B-3B’线划分)的程式化的俯视平面图。由图4可见，第二多晶硅硬掩模20可以形成，从而暴露所选的部分第二层间绝缘层19，其中可形成存储节点接触21a(未显示)。现参照图3C，其显示(i)第二层间绝缘层19；(ii)第二间隔物氮化物层18；(iii)绝缘层13；及(iv)下落式插塞接触12a的暴露的部分，其中第二多晶硅硬掩模20被移除作为蚀刻阻挡层，因此可提供最后可形成数个存储节点接触21a的有源区。参照图3D，第二多晶硅层21用以填充在硅基板1上的开口区(未显示)。可更改第二多晶硅层21，使其作为界定插塞(未显示)的导电材料。参照图3E，其显示第二多晶硅层21和第二多晶硅硬掩模20被化学机械抛光，直到一部分的位线硬掩模氮化物层16被暴露。因此，存储节点接触21a在暴露的位线17之间形成，并且作为与下落式插塞接触12a电连接。当形成下落式插塞接触12a和存储节点接触21a时常规方法会产生的一特定问题是，当将第一层间绝缘层8和第二层间绝缘层19不同地蚀去时，会产生不希望的部分栅线和位线硬掩模氮化物层4、16的损耗。因此，如第5和图7所示，在各栅线和位线的硬掩模氮化物层4、16的开口区和未开口区之间会产生不期望的厚度偏差。由于上述因素，当化学机械抛光该用于插塞的多晶硅层以进行隔离下落式插塞接触12a和存储节点接触21a时，无法获得更均匀的抛光厚度。此外，由于该不期望的栅线和位线硬掩模氮化物层4、16的厚度差取决于任何给定晶片电路设计中的开口区和未开口区，则必须进一步增加抛光厚度，以遍及给定晶片的整体确保对于各个电接触的完全电绝缘。因此，不期望地增加了CMP工艺的抛光厚度，以防止栅线和位线硬掩模氮化物层4、16的不均匀性不被减小的可能性。现参照图6，其显示在常规方法中在进行CMP工艺以隔离各下落式插塞接触12a之后所导致的晶片中接触损耗差的照片。现参照图8，其显示在常规方法中进行CMP工艺以隔离各存储节点接触之后所导致的晶片中接触损耗差的照片。现参照第6和图8，可以容易地理解晶片中心部分和周边部分之间的接触损耗差是显著的。亦即，晶片中心部分的接触损耗大于周边部分的接触损耗。
技术实现思路
本专利技术致力于解决或至少减低相关技术中遇到的一些问题，本专利技术的一方面是提供一种形成半导体器件的接触的方法，期可以减小形成接触时的硬掩模氮化物层的厚度偏差。本专利技术的另一方面是提供一种形成半导体器件的接触的方法，其可通过降低硬掩模氮化物层的厚度偏差而减少用于插塞的导电层的抛光厚度。本专利技术的另一方面是提供一种形成半导体器件的接触的方法，可通过减小用于插塞的导电层的抛光厚度而改善晶片的均匀度。为了实现本专利技术的上述及其他方面，提供一种形成半导体器件的接触的方法，包括制备硅基板，其上形成有多条各具有第一硬掩模层的导线；在该硅基板上形成层间绝缘层以覆盖各导线；化学机械抛光该层间绝缘层，使各导线的第一硬掩模层暴露；除去该层间绝缘层的部分厚度；在所得的基板上形成第二硬掩模层，去除层间绝缘层本文档来自技高网...

【技术保护点】
一种在具有基板的半导体器件中形成接触的方法，包括的步骤为：在基板上形成多条导线，各导线包括第一硬掩模层；在具有该导线的基板上形成层间绝缘层；对该层间绝缘层上实施第一化学机械抛光工艺，至少暴露各导线的第一硬掩模层的顶部 ；实施第一化学机械抛光工艺后，进一步去除该层间绝缘层的预定厚度；去除该层间绝缘层的预定厚度后，在其上形成第二硬掩模层；对该第二硬掩模层实施第二化学机械抛光工艺，至少暴露各导线的第一硬掩模层的上部，从而形成第二硬掩模层 的多个部分，各部分保留于邻近各导线之间；蚀刻该第二硬掩模层的所选部分，由此形成第二硬掩模图案，并在基板上界定各接触形成区；使用第二硬掩模图案作为蚀刻阻挡层以蚀刻该层间绝缘层，以敞开基板的各接触形成区；在使用第二硬掩模 图案作为蚀刻阻挡层而蚀刻该层间绝缘层后，在该层间绝缘层上沉积用以填充开口的接触形成区的导电层；及去除该导电层和第二硬掩模图案预定的厚度，使各导线的第一硬掩模层暴露。

【技术特征摘要】
KR 2006-5-24 46760/061.一种在具有基板的半导体器件中形成接触的方法，包括的步骤为在基板上形成多条导线，各导线包括第一硬掩模层；在具有该导线的基板上形成层间绝缘层；对该层间绝缘层上实施第一化学机械抛光工艺，至少暴露各导线的第一硬掩模层的顶部；实施第一化学机械抛光工艺后，进一步去除该层间绝缘层的预定厚度；去除该层间绝缘层的预定厚度后，在其上形成第二硬掩模层；对该第二硬掩模层实施第二化学机械抛光工艺，至少暴露各导线的第一硬掩模层的上部，从而形成第二硬掩模层的多个部分，各部分保留于邻近各导线之间；蚀刻该第二硬掩模层的所选部分，由此形成第二硬掩模图案，并在基板上界定各接触形成区；使用第二硬掩模图案作为蚀刻阻挡层以蚀刻该层间绝缘层，以敞开基板的各接触形成区；在使用第二硬掩模图案作为蚀刻阻挡层而蚀刻该层间绝缘层后，在该层间绝缘层上沉积用以填充开口的接触形成区的导电层；及去除该导电层和第二硬掩模图案预定的厚度，使各导线的第一硬掩模层暴露。2.如权利要求1的方法，其中各导线或是栅线或是位线。3.如权利要求1的方法，其中开口的接触形成区是结区，每个结区形成于为栅线的邻近各导线之间。4.如权利要求1的方法，其中开口的接触形成区是下落式插塞接触，每个下落式插塞接触区形成于为栅线的邻近各导线之间。5.如权利要求1的方法，其中进行去除该层间绝缘层的预定厚度的步骤，从而仅各第一硬掩模层的上部被暴露。6.如权利要求1的方法，其中从该层间绝缘层去除的预定厚度是100～1,000之间的任何厚度。7.如权利要求1的方法，其中该第一硬掩模层包括氮化物层，且其中该层间绝缘层包括氧化物层，且其中该第二硬掩模层包括多晶硅层。8.如权利要求1的方法，其中利用1∶10～1∶200的该第一硬掩模层对于该层间绝缘层的抛光选择比的浆料进行第一化学机械抛光工艺。9.如权利要求8的方法，其中该第一硬掩模层包括氮化物层，且其中该层间绝缘层包括氧化物层。10.如权利要求1的方法，其中利用1∶10～1∶200的该第一硬掩模层对于该第二硬掩模层的抛光选择比的浆料进行第一化学机械抛光工艺。11.如权利要求10的方法，其中该第一硬掩模层包括氮化物层，且其中第二硬掩模层包括多晶硅层。12.如权利要求1的方法，其中该用以填充开口的接触形成区的导电层包括用以形成下落式插塞接触的多晶硅。13.如权利要求1的方法，其中用以填充开口的接触形成区的导电层由形成存储节点接触的多晶硅或钨制成。14.如权利要求1的方法，其中通过回蚀工艺或化学机械抛光工艺进行去除该导电层和第二硬掩模图案的预定厚度的步骤。15.一种在具有基板的半导体器件形成接触的方法，包括的步骤为在基板上形成多条栅线，各栅线包括第一硬掩模层，其中多个结区形成于该基板上，各结区形成于邻近栅线之间；在基板上形成层间绝缘层以覆盖该栅线和结区；对该层间绝缘层进行第一化学机械抛光工艺，至少使各栅线的第一硬掩模层的上部暴露；在进行第一化学机械抛光工艺后，进一步去除该层间绝缘层的预定厚度；在去除该层间绝缘层的预定厚度后，在该层间绝缘层上形成第二硬掩模层；对第二硬掩模层进行第二化学机械抛光工艺，至少使各栅线的第一硬掩模层的上部暴露，从而形成第二硬掩模层的多个部分，每个部分保留于相邻各栅线之间；蚀刻所选的部分第二硬掩模层，由此形成第二硬掩模图案，并且界定基板上的各接触形成区；使用第二硬掩模图案作为蚀刻阻挡层以蚀刻该层间绝缘层，进而敞开各形成于相邻各栅线之间的接触形成区；在使用第二...

【专利技术属性】
技术研发人员：金亨涣，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]