具有精细接触孔的半导体器件的制造方法技术

示例性地公开了一种制造具有精细接触孔的半导体的方法。该方法包括在半导体衬底上形成限定有源区的隔离层。在具有隔离层的半导体衬底上形成层间电介质层。在所述层间电介质层上形成第一模塑图案。还形成第二模塑图案，其位于所述第一模塑图案之间并与其相间隔开。形成包围第一模塑图案和第二模塑图案的侧壁的掩模图案。通过去除第一模塑图案和第二模塑图案来形成开口。通过利用掩模图案作为蚀刻掩模来蚀刻层间电介质层，来形成接触孔。

【技术实现步骤摘要】

本专利技术的实施例总体上涉及半导体器件的制造方法，且更具体地 说，涉及如下半导体器件的制造方法，在所述半导体器件中，利用釆 用模塑图案所形成的掩模图案，形成精细接触孔。
技术介绍
半导体器件包括分立器件，诸如晶体管、电阻器以及电容器。分 立器件经由在通过绝缘层的接触孔中形成的接触插塞或者互连来彼此电连接。例如，NAND型闪存器件可以包括在半导体衬底内部的横跨 于彼此间隔开的有源区之上的字线，以及邻近于所述字线并且横跨于 有源区之上的选择线。NAND型闪存器件还可以包括位线，所述位线 通过层间电介质层与所述字线和选择线相隔离并横跨于其上。位线可 以经由接触孔分别电连接到有源区，所述有源区邻近于所述选择线。 通常，可以通过构图工艺来形成接触孔。构图工艺包括通过光刻工艺在层间电介质层上形成具有孔形开口的掩模图案；以及蚀刻通过所 述开口暴露的层间电介质层。因为接触孔的尺寸随着半导体器件的集成度的增加而变得更小， 所以应当縮小开口的尺寸。然而，因为需要縮小开口的尺寸，所以难 以控制光刻工艺。例如，因为半导体衬底上的拓扑结构很复杂，所以 在光刻工艺期间，由于诸如选择线和字线的图案可以生成漫反射。因 此，在确保每个开口具有相同的尺寸方面，存在限制。结果，在填充每个接触孔的接触插塞中，不能保证相同的电阻。 因此，恶化了半导体器件的可靠性。
技术实现思路
因此，在此示例性描述的实施例用于提供一种半导体器件的制造 方法，该半导体器件通过利用模塑图案来形成掩模图案而具有精细的 并且尺寸基本上相同的接触孔。在此示例性描述的一个实施例的特征可以为一种半导体器件的制 造方法。该方法例如可以包括在半导体衬底上形成限定有源区的隔离 层。在具有隔离层的半导体衬底上可以形成层间电介质层。在层间电 介质层上可以形成第一模塑图案。还可以形成第二模塑图案，其定位 于第一模塑图案之间并与其间隔开。可以形成包围第一模塑图案和第 二模塑图案的侧壁的掩模图案模塑。通过去除第一模塑图案和第二模 塑图案，可以形成开口。通过利用掩模图案作为蚀刻掩模来蚀刻层间 电介质层，形成接触孔。附图说明通过参考附图来详细地描述本专利技术的优选实施例，上述示例性描 述的实施例的上述和其它特征，对于本领域的普通技术人员来讲，将 变得更加显而易见，在附图中图1是根据一个示例性实施例的半导体器件的平面图2A、 3A、 4A、 5A、 6A、 7A、 8A、 9A、 IOA、 IIA、 12A、 13A和14A是沿图i中的线i-r获得的截面图，示出了制造根据第一实施例的半导体器件的示例性方法；图2B、 3B、 4B、 5B、 6 B、 7 B、 8 B、 9 B、 IOB、 11 B、 12B、 13B和14B是沿图1中的线II-II'获得的截面图，示出了制造根据第 一实施例的半导体器件的示例性方法；图15A、 16A、 17A、 18A、 19A和20A是沿图1中的线获得 的截面图，示出了制造根据第二实施例的半导体器件的示例性方法； 以及图15B、 16 B、 17 B、 18 B、 19 B和20 B是沿图1中的线11-11，获得的截面图，示出了制造根据第二实施例的半导体器件的示例性方法。具体实施例方式在下文中，现将参考附图，更加全面地描述本专利技术的示例性实施 例。然而，这些实施例可以以多种不同的形式实现，而且不应认为仅 限于在此所描述的实施例。更确切地，提供这些实施例以使得本公开 彻底和完整，并且将全面地向本领域的技术人员传达本专利技术的范围。 在附图中，为清晰起见，放大各图和各区域的厚度。在整个说明书中， 类似的标记表示类似的元件。应当理解，当诸如层、膜、区域或者衬 底的元件被称为在另一元件上时，其可以是直接在其它元件之上， 也可以存在插入的元件。相反地，当元件被称为直接在另一元件上 时，则不存在插入的元件。图1是根据一个示例性实施例的半导体器件的平面图。图2A、3A、 4A、 5A、 6A、 7A、 8A、 9A、 IOA、 IIA、 12A、 13A和14A是沿图1 中的线I-I，获得的截面图，示出了根据第一实施例的半导体器件的制 造方法。图2B、 3B、 4B、 5B、 6 B、 7 B、 8 B、 9 B、 10 B、 11 B、 12 B、 13B和14B是沿图1中的线II-II'获得的截面图，示出了根据 第一实施例的半导体器件的制造方法。参考图1、图2A和图2B,制备了半导体衬底100。该半导体衬底 可以是硅衬底。半导体衬底100可以包括诸如SiC、 SiGe或者GaAs的 材料。在半导体衬底100上可以形成焊盘层(pad layer) 103。该焊盘 层103可以包括热氧化层和氮化硅层中的至少一个。在焊盘层103上 可以形成下部硬掩模层106。下部硬掩模层106可以包括氧化硅。在一 个实施例中，下部硬掩模层106可以包括氧化硅层。在一个实施例中， 不形成下部硬掩模层106 (即，省略该下部硬掩模层106的形成)。参考图1、图3A和图3B，在下部硬掩模层106上可以形成彼此 间隔开的第一上部硬掩模图案109。每个第一上部硬掩模图案109可以包括与下部硬掩模层106不同的材料。例如，当下部硬掩模层106包括氧化硅时，第一上部硬掩模图案109可以包括多晶硅或者氮化硅。 可以形成每个第一上部硬掩模图案109，以具有线形。在一个实施例中， 通过局部蚀刻围绕第一上部硬掩模图案109的下部硬掩模层106，可以 形成凹进区(recessed region) 107。可以形成覆盖第一上部硬掩模图案109的保形牺牲层(conformal sacrificial layer) 112，以及下部硬掩模层106的凹进区。结果，位于第 一上部硬掩模图案109之间的部分牺牲层112可以限定凹槽112a。通 过调整该牺牲层112的厚度，可以形成与第一上部硬掩模图案109具 有基本上相同的宽度的凹槽112a。该凹槽112a的底部表面可以被定位 成与第一上部硬掩模图案109的底部表面基本上共面。牺牲层112可以包括相对于第一上部硬掩模图案109的具有蚀刻 选择性的材料。例如，当第一上部硬掩模图案109包括多晶硅时，牺 牲层112可以包括氧化硅。同时，牺牲层112与下部硬掩模层106可以包括基本上相同的材 料。例如，牺牲层112和下部硬掩模层106基本上均可以包括氧化硅。当未形成下部硬掩模层106时，可以形成牺牲层112，以覆盖第 一上部硬掩模图案109的侧壁。参考图l、图4A和图4B，在由牺牲层112限定的凹槽112a中， 可以形成第二上部硬掩模图案115，其具有基本上相同的厚度和线形。 每个第二上部硬掩模图案115可以位于第一硬掩模图案109之间，并 被牺牲层112所包围。因此，第二上部硬掩模图案115的侧壁和底部 表面可以被牺牲层112包围。第二上部硬掩模图案115可以包括与第 一上部硬掩模图案109相同的材料。在一个实施例中，第二上部硬掩模图案115可以被定位于与第一 上部硬掩模图案109基本上相同的水平。例如，可以这样形成该第二上部硬掩模图案115:通过在具有牺牲层112的半导体衬底100上形成上部硬掩模材料层，并且平坦化该上部硬掩模材料层，直至该上部硬掩模材料层的顶部表面与第一上部硬掩本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：　　　　在半导体衬底上形成隔离层，所述隔离层限定所述半导体衬底内的有源区；　　　　在所述半导体衬底上形成层间电介质层；　　　　在所述层间电介质层上形成第一模塑图案；　　　　在所述层间电介质层上形成第二模塑图案，所述第二模塑图案定位于所述第一模塑图案之间，并与所述第一模塑图案间隔开；　　　　形成掩模图案，该掩模图案包围所述第一模塑图案的侧壁以及所述第二模塑图案的侧壁；　　　　去除所述第一模塑图案和所述第二模塑图案，以在所述掩模图案内形成开口；以及　　　　通过利用所述掩模图案作为蚀刻掩模来蚀刻所述层间电介质层，来形成接触孔。

【技术特征摘要】
KR 2006-10-23 10-2006-0103093;KR 2007-4-3 10-2007-1.一种半导体器件的制造方法，包括在半导体衬底上形成隔离层，所述隔离层限定所述半导体衬底内的有源区；在所述半导体衬底上形成层间电介质层；在所述层间电介质层上形成第一模塑图案；在所述层间电介质层上形成第二模塑图案，所述第二模塑图案定位于所述第一模塑图案之间，并与所述第一模塑图案间隔开；形成掩模图案，该掩模图案包围所述第一模塑图案的侧壁以及所述第二模塑图案的侧壁；去除所述第一模塑图案和所述第二模塑图案，以在所述掩模图案内形成开口；以及通过利用所述掩模图案作为蚀刻掩模来蚀刻所述层间电介质层，来形成接触孔。2. 根据权利要求l所述的方法，其中，形成所述第一模塑图案和 所述第二模塑图案包括在所述层间电介质层上形成第一模塑线；在所述层间电介质层上形成第二模塑线，所述第二模塑线定位于 所述第一模塑线之间，并与所述第一模塑线间隔开；对所述第一模塑线进行构图，以形成第一模塑图案；以及 对所述第二模塑线进行构图，以形成第二模塑图案。3. 根据权利要求2所述的方法，其中，所述第一模塑线中一个的 至少一部分基本上与所述第二模塑线中一个的至少一部分共面。4. 根据权利要求l所述的方法，其中，所述第一模塑图案中一个 的宽度基本上与所述第二模塑图案中一个的宽度相同。5. 根据权利要求l所述的方法，其中，当从俯视角度观察时，所 述第一模塑图案中的至少一个和所述第二模塑图案中的至少一个具有 主轴和副轴。6. 根据权利要求5所述的方法，其中，所述有源区沿着横跨所述半导体衬底的纵向方向延伸，并且，所述第一模塑图案中的至少一个 的主轴与所述第二模塑图案中的至少一个的主轴沿着与所述纵向方向 基本上相同的方向延伸。7. 根据权利要求2所述的方法，还包括，在形成所述第一模塑线 之前，在所述层间电介质层上形成缓冲层。8. 根据权利要求7所述的方法，还包括在所述缓冲层之上形成所述第一模塑线，使得部分所述缓冲层邻 近所述第一模塑线中的至少一个的相对侧；以及在形成所述第一模塑线之后，在与所述第一模塑线中的至少一个 的相对侧邻近的所述缓冲层的每个部分内，形成凹进区。9. 根据权利要求8所述的方法，其中，形成所述第二模塑线包括 在所述第一模塑线之上且在每个凹进区之内，保形地形成分隔层； 在所述分隔层上形成模塑层；以及对所述模塑层进行构图，使得所述第二模塑线中的至少一个的顶 部表面基本上与所述第一模塑线中的至少一个的顶部表面共面。10. 根据权利要求9所述的方法，其中，形成所述第一模塑图案 和所述第二模塑图案包括在所述分隔层和所述第二模塑线上形成光致抗蚀剂图案，所述光 致抗蚀剂图案横跨于所述第一模塑线和所述第二模塑线之上；利用所述光致抗蚀剂图案作为蚀刻掩模，来蚀刻所述第一模塑线 上方的部分所述分隔层；利用所述光致抗蚀剂图案作为蚀刻掩模，来蚀刻部分所述第一模 塑线和部分所述第二模塑线；去除所述光致抗蚀剂图案；以及利用所述第一模塑图案和所述第二模塑图案作为蚀刻掩模，来蚀刻保留在所述第一模塑线和所述第二模塑线之间的部分所述分隔层；利用所述第一模塑图案和所述第二模塑图案作为蚀刻掩模，来蚀 刻所述凹进区之内露出的部分所述缓冲层。11. 根据权利要求2所述的方法，其中，形成所述第二模塑线包括在所述第一模塑线之上，形成分隔层； 在所述分隔层上，形成模塑层；以及对所述模塑层进行构图，使得部分所述模塑层保留在所述第一模 塑线的邻近各对之间。12. 根据权利要求ll所述的方法，其...

【专利技术属性】
技术研发人员：权城铉，沈载煌，郭东华，金周泳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]