半导体装置封装及其制造方法制造方法及图纸

一种半导体装置封装包含第一电介质层、第一导电层、电子组件、第二电介质层、第二导电层及封装主体。所述第一电介质层具有顶表面、与所述顶表面相对的底表面及在所述顶表面与所述底表面之间延伸的侧向表面。所述第一导电层安置在所述第一电介质层的所述顶表面上。所述电子组件安置在所述第一电介质层的所述顶表面上。所述第二电介质层覆盖所述第一电介质层的所述底表面及所述侧向表面的第一部分，且暴露所述第一电介质层的所述侧向表面的第二部分。所述第二导电层安置在所述第二电介质层的底表面上且电连接到所述第一导电层。所述封装主体覆盖所述电子组件、所述第二电介质层的顶表面及所述第一电介质层的所述侧向表面的所述第二部分。

Packaging and manufacturing method of semiconductor device

【技术实现步骤摘要】
半导体装置封装及其制造方法
本专利技术大体来说涉及半导体装置封装及其制造方法。更特定来说，本专利技术涉及包含导电柱结构的半导体装置封装及其制造方法。
技术介绍
在用以形成半导体装置封装的连接结构(例如扇出结构)的一些现有工艺中，将电路层放置在载体上，其中在所述电路层的一侧(例如，芯片侧)上具有细间距导电迹线(例如，等于或小于7微米(μm)/7μm的线间距(L/S)，且然后在所述电路层的另一侧(例如，球形侧)上形成粗间距导电迹线。然而，由于未对准(x方向与y方向)及水平误差(z方向)，导电迹线将不会精确地形成在电路层上，此将导致电气问题(例如，短路或开路)。在形成连接结构的其它现有工艺中，粗间距导电迹线可形成在电路层的球形侧上，然后细间距导电迹线形成在电路层的芯片侧上。然而，由于翘曲问题，难以在电路层的芯片侧上形成导电迹线。
技术实现思路
在一或多个实施例中，半导体装置封装包含第一电介质层、第一导电层、电子组件、第二电介质层、第二导电层及封装主体。第一电介质层具有顶表面、与顶表面相对的底表面及在顶表面与底表面之间延伸的侧向表面。第一导电层安置在第一电介质层的顶表面上。电子组件安置在第一电介质层的顶表面上。第二电介质层覆盖第一电介质层的底表面及侧向表面的第一部分，且暴露第一电介质层的侧向表面的第二部分。第二导电层安置在第二电介质层的底表面上且电连接到第一导电层。封装主体覆盖电子组件、第二电介质层的顶表面及第一电介质层的侧向表面的第二部分。在一或多个实施例中，半导体装置封装包含第一电路层、第二电路层、电子组件及封装主体。第一电路层具有第一电介质层及第一导电层。第二电路层具有覆盖第一电介质层的至少一部分的第二电介质层及电连接到第一导电层的第二导电层。电子组件安置在第一电路层上。封装主体覆盖电子组件、第一电路层及第二电路层。第一电介质及第二电介质满足以下不等式：0<|A-B|≦1μm，其中A为第一电介质层的侧向表面与第二电介质层的侧向表面之间的最大距离且B为第一电介质层的侧向表面与第二电介质层的侧向表面之间的最小距离。在一或多个实施例中，一种用于制造半导体装置封装的方法包含：(a)提供第一载体；(b)在第一载体上安置光敏材料；(c)曝光并显影光敏材料并移除光敏材料的部分以形成第一电路层，第一电路层界定凹槽；(d)在第一电路层上及凹槽内形成电介质层；(e)在电介质层上形成第二电路层并电连接到第一电路层。附图说明当与附图一起阅读时可自以下详述描述最佳理解本专利技术的方面。应注意，各种特征可能未按比例绘制，且各种特征的尺寸可出于论述的清楚起见而任意增大或减小。图1A说明根据本专利技术的一些实施例的半导体装置封装的横截面图。图1B说明根据本专利技术的一些实施例的图1A中的半导体装置封装的俯视图。图2A说明根据本专利技术的一些实施例的半导体装置封装的横截面图。图2B说明根据本专利技术的一些实施例的半导体装置封装的横截面图。图2C说明根据本专利技术的一些实施例的半导体装置封装的横截面图。图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3G'、图3G"、图3H及图3I说明根据本专利技术的一些实施例的制造半导体装置封装的方法。图4A、图4B、图4C、图4D及图4E说明根据本专利技术的一些实施例的制造半导体装置封装的方法。图5A说明根据本专利技术的一些实施例的各种类型的半导体装置封装；及图5B说明根据本专利技术的一些实施例的各种类型的半导体装置封装。贯穿图式及详细描述使用共同参考标号指示相同或类似元件。本专利技术从结合附图进行的以下详细描述将更显而易见。具体实施方式图1A说明根据本专利技术之一些实施例之半导体装置封装1之剖面图。半导体装置封装1包含电介质层10及11、电子组件12、封装主体13及电触点14。电介质层10具有表面101(也被称作为“顶表面”)、与表面101相对的表面102(也被称作为“底表面”)及在表面101与表面102之间延伸的表面103(也被称作为“侧向表面”)。一或多个导电层10r1安置在电介质层10的表面101上。一或多个导电层10r2安置在电介质层10的表面102上。在一些实施例中，导电通孔10v穿透电介质层10以提供电介质层10的表面101与电介质层10的表面102之间的电连接。例如，导电通孔10v可将导电层10r1电连接到导电层10r2。在一些实施例中，导电通孔10v在从表面101朝向表面102的方向上(或在远离电子组件12的方向上)渐缩。在一些实施例中，导电层10r1包含多个导电迹线，且导电迹线的线间距(L/S)等于或小于2微米(μm)/2μm。在一些实施例中，导电层10r2包含多个导电迹线，且导电迹线的L/S等于或大于5μm/5μm。在一些实施例中，电介质层10的厚度在约5μm到约10μm范围中。在一些实施例中，电介质层10及导电层10r1以及导电通孔10v可统称为电路层。电介质层11覆盖电介质层10的表面102及电介质层10的表面103的部分。例如，电介质层11可覆盖电介质层10的表面103的第一部分且暴露电介质层10的表面103的第二部分。例如，电介质层11的表面111(也被称作为“顶表面”)与电介质层10的表面101不共面。例如，电介质层11的表面111及电介质层10的表面101是不连续的。一或多个导电层11r安置在电介质层11的表面112(也被称作为“底表面”)上。在一些实施例中，导电通孔11v穿透电介质层11以将导电层11r电连接到导电层10r2。在一些实施例中，导电通孔11v在从表面112朝向表面111的方向上(或在电子组件12的方向上)渐缩。在一些实施例中，电介质层11的厚度在约10μm到约30μm范围中。在一些实施例中，电介质层11及导电层11r以及导电通孔11v可统称为电路层。在一些实施例中，半导体装置封装1可包含任何数目个电路层。例如，半导体装置封装1可包含N个电路层，其中N为大于1的整数。在一些实施例中，导电层10r1、10r2或11r由金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)、其它金属或合金，或其中两个或多于两个的组合形成或包括金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)、其它金属或合金，或其中两个或多于两个的组合。在一些实施例中，电介质层10或电介质层11可包含模塑料、预浸渍复合纤维(例如，预浸材料)、硼磷硅酸盐玻璃(BPSG)、氧化硅、氮化硅、氧氮化硅、无掺杂硅酸盐玻璃(USG)、玻璃、陶瓷、其中两者或多于两者的任何组合，等等。模塑料的实例可包含(但不限于)环氧树脂(包含分散其中的填料)。预浸材料的实例可包含(但不限于)通过堆叠或层压多个预浸渍材料/片料所形成的多层结构。在一些实施例中，电介质层10及电介质层11包含相同材料。替代地，电介质层10及电介质层11可包含不同材料。在一些实施例中，电介质层10包含光敏材料。在一些实施例中，导电层10r1可通过光刻技术形成。电子组件12安置在电介质层10的表面101上，且通过导电触点本文档来自技高网...

【技术保护点】
1.一种半导体装置封装，其包括：/n第一电介质层，其具有顶表面、与所述顶表面相对的底表面及在所述顶表面与所述底表面之间延伸的侧向表面；/n第一导电层，其安置在所述第一电介质层的所述顶表面上；/n电子组件，其安置在所述第一电介质层的所述顶表面上；/n第二电介质层，其覆盖所述第一电介质层的所述底表面及所述侧向表面的第一部分，且暴露所述第一电介质层的所述侧向表面的第二部分；/n第二导电层，其安置在所述第二电介质层的底表面上且电连接到所述第一导电层；及/n封装主体，其覆盖所述电子组件、所述第二电介质层的顶表面及所述第一电介质层的所述侧向表面的所述第二部分。/n

【技术特征摘要】
20180621 US 16/015,0251.一种半导体装置封装，其包括：
第一电介质层，其具有顶表面、与所述顶表面相对的底表面及在所述顶表面与所述底表面之间延伸的侧向表面；
第一导电层，其安置在所述第一电介质层的所述顶表面上；
电子组件，其安置在所述第一电介质层的所述顶表面上；
第二电介质层，其覆盖所述第一电介质层的所述底表面及所述侧向表面的第一部分，且暴露所述第一电介质层的所述侧向表面的第二部分；
第二导电层，其安置在所述第二电介质层的底表面上且电连接到所述第一导电层；及
封装主体，其覆盖所述电子组件、所述第二电介质层的顶表面及所述第一电介质层的所述侧向表面的所述第二部分。


2.根据权利要求1所述的半导体装置封装，其中所述第一电介质层的所述顶表面与所述第二电介质层的所述顶表面是不连续的。


3.根据权利要求1所述的半导体装置封装，其中所述第一导电层包含多个导电迹线且所述导电迹线的线间距L/S等于或小于2/2微米μm。


4.根据权利要求1所述的半导体装置封装，其中所述第一电介质层包含光敏材料。


5.根据权利要求1所述的半导体装置封装，其进一步包括安置在所述第一电介质层的所述底表面上的第三导电层。


6.根据权利要求5所述的半导体装置封装，其进一步包括：第一导电通孔，其将所述第一导电层电连接到所述第三导电层；以及第二导电通孔，其将所述第二导电层电连接到所述第三导电层。


7.根据权利要求6所述的半导体装置，其中所述第一导电通孔在远离所述电子组件的方向上渐缩，且所述第二导电通孔在朝向所述电子组件的方向上渐缩。


8.根据权利要求1所述的半导体装置封装，其中
所述第二电介质层具有侧向表面；
所述第一电介质层的所述侧向表面与所述第二电介质层的所述侧向表面之间的距离变化；及
从所述第一电介质层的所述侧向表面到所述第二电介质层的所述侧向表面的最大距离与从所述第一电介质层的所述侧向表面到所述第二电介质层的所述侧向表面的最小距离之间的差值小于或等于1μm。


9.一种半导体装置封装，其包括：
第一电路层，其具有第一电介质层及第一导电层；
第二电路层，其具有覆盖所述第一电介质层的至少部分的第二电介质层及电连接到所述第一导电层的第二导电层；
电子组件，其安置在所述第一电路层上；及
封装主体，其覆盖所述电子组件、所述第一电路层及所述第二电路层...

【专利技术属性】
技术研发人员：吕文隆，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;TW