半导体封装、堆叠封装器件及其制造方法技术

可以提供一种半导体封装，包括：封装衬底；半导体芯片，在封装衬底的第一表面上；连接衬底，在封装衬底上，与半导体芯片间隔开并围绕半导体芯片，连接衬底包括穿透连接衬底的多个导电连接结构；多个第一连接元件，在半导体芯片与封装衬底之间，并且将半导体芯片电连接至封装衬底；多个第二连接元件，在连接衬底与封装衬底之间，并且将连接衬底电连接至封装衬底；模具层，包封半导体芯片和连接衬底；以及上部再分布图案，在模具层和半导体芯片上，并且电连接至多个导电连接结构中的相应导电连接结构。

Semiconductor packaging, stack packaging devices and their manufacturing methods

【技术实现步骤摘要】
半导体封装、堆叠封装器件及其制造方法相关申请的交叉引用本专利申请要求于2018年6月8日在韩国知识产权局递交的韩国专利申请No.10-2018-0066046的优先权，其全部内容通过引用合并于此。
本公开涉及半导体封装、堆叠封装器件和/或其制造方法。
技术介绍
在以半导体封装的形式提供集成电路(IC)芯片的情况下，IC芯片可以容易地用作电子产品的一部分。通常，半导体封装包括印刷电路板(PCB)和半导体芯片，半导体芯片安装在PCB上并通过接合线或凸块电连接至PCB。随着半导体工业的发展，正在进行许多研究以提高这种半导体封装的可靠性和耐用性。
技术实现思路
本专利技术构思的一些示例实施例提供了高度可靠的半导体封装、包括该半导体封装的堆叠封装器件和/或其制造方法。根据本专利技术构思的示例实施例，一种半导体封装可以包括：第一封装衬底；第一半导体芯片，在所述第一封装衬底的第一表面上；多个第一连接元件，在所述第一半导体芯片与所述第一封装衬底之间，所述多个第一连接元件将所述第一半导体芯片电连接至所述第一封装衬底；连接衬底，在所述第一封装衬底上，所述连接衬底与所述第一半导体芯片间隔开并围绕所述第一半导体芯片，所述连接衬底包括：顺序堆叠的两个或更多个绝缘层、以及多个导电结构，所述多个导电结构中的每个导电结构至少包括两个或更多个连接通道部分、以及彼此电连接的两个或更多个连接导电图案部分，所述两个或更多个连接通道部分分别穿透所述两个或更多个绝缘层中的相应绝缘层，所述两个或更多个连接导电图案部分分别位于所述两个或更多个绝缘层中的相应绝缘层上；多个第二连接元件，在所述连接衬底与所述第一封装衬底之间，所述多个第二连接元件将所述连接衬底电连接至所述第一封装衬底；模具层，包封所述第一半导体芯片和所述连接衬底；以及上部再分布图案，在所述模具层和所述第一半导体芯片上，所述上部再分布图案包括再分布通道部分以及再分布导电图案部分，所述再分布通道部分穿透所述模具层并电连接至所述多个导电结构中的相应导电结构，所述再分布导电图案部分位于所述模具层上并连接至所述再分布通道部分。根据本专利技术构思的示例实施例，一种半导体封装可以包括：封装衬底；半导体芯片，在所述封装衬底的第一表面上；连接衬底，在所述封装衬底上，所述连接衬底与所述半导体芯片间隔开并围绕所述半导体芯片，所述连接衬底包括穿透所述连接衬底的多个导电连接结构；多个第一连接元件，在所述半导体芯片与所述封装衬底之间，所述多个第一连接元件将所述半导体芯片电连接至所述封装衬底；多个第二连接元件，在所述连接衬底与所述封装衬底之间，所述多个第二连接元件将所述连接衬底电连接至所述封装衬底；模具层，包封所述半导体芯片和所述连接衬底；以及上部再分布图案，在所述模具层和所述半导体芯片上，所述上部再分布图案电连接至所述多个导电连接结构中的相应导电连接结构。根据本专利技术构思的示例实施例，一种半导体封装可以包括第一半导体单元封装和第二半导体单元封装。第一半导体单元封装可以包括：第一封装衬底；第一半导体芯片，在所述第一封装衬底的第一表面上；连接衬底，在所述第一封装衬底上，所述连接衬底与所述第一半导体芯片间隔开并围绕所述第一半导体芯片，所述连接衬底包括穿透所述连接衬底的多个导电连接结构；多个第一连接元件，在所述第一半导体芯片与所述第一封装衬底之间，所述多个第一连接元件将所述第一半导体芯片电连接至所述第一封装衬底；多个第二连接元件，在所述连接衬底与所述第一封装衬底之间，所述多个第二连接元件将所述连接衬底电连接至所述第一封装衬底；模具层，包封所述第一半导体芯片和所述连接衬底；以及上部再分布图案，在所述模具层和所述第一半导体芯片上，所述上部再分布图案电连接至所述多个导电连接结构中的相应导电连接结构。第二半导体单元封装可以电连接至第一半导体单元封装的上部再分布图案，并且可以包括第二封装衬底、以及第二封装衬底的第一表面上的第二半导体芯片。附图说明根据以下结合附图进行的简要描述，将更清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。图1是示出了根据本专利技术构思的示例实施例的半导体封装的平面图。图2是沿图1的线II-II’截取的截面图。图3是示出了根据本专利技术构思的示例实施例的堆叠封装器件的截面图。图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K、图4L、图4M、图4N、图4O和图4P是顺序示出了制造图2的半导体封装的工艺的截面图。图5是示出了根据本专利技术构思的示例实施例的半导体封装的截面图。图6是示出了根据本专利技术构思的示例实施例的堆叠封装器件的截面图。图7A、图7B、图7C、图7D和图7E是顺序示出了制造图5的半导体封装的工艺的截面图。图8是示出了根据本专利技术构思的示例实施例的半导体封装的截面图。图9是示出了根据本专利技术构思的示例实施例的半导体封装的截面图。图10是示出了根据本专利技术构思的示例实施例的半导体封装的截面图。图11是示出了根据本专利技术构思的示例实施例的半导体封装的截面图。图12是示出了根据本专利技术构思的示例实施例的半导体封装的截面图。图13是示出了根据本专利技术构思的示例实施例的半导体封装的截面图。图14是示出了根据本专利技术构思的示例实施例的半导体封装的截面图。图15是示出了根据本专利技术构思的示例实施例的半导体封装的截面图。图16是示出了根据本专利技术构思的示例实施例的半导体封装的截面图。图17是示出了根据本专利技术构思的示例实施例的堆叠封装器件的截面图。应当注意，这些附图旨在说明在某些示例实施例中使用的方法、结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些附图并不是按比例的并且可能不能精确地反映任何给定示例实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的值或性质的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和定位可以被减小或放大。在各种附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。具体实施方式现在将参考示出了一些示例实施例的附图来更全面地描述本专利技术构思的示例实施例。图1是示出了根据本专利技术构思的示例实施例的半导体封装的平面图。图2是沿图1的线II-II’截取的截面图。参考图1和图2，根据本示例实施例的半导体封装100可以包括封装衬底90。半导体芯片40可以安装在封装衬底90上，第一连接元件64a插入在半导体芯片40和封装衬底90之间。连接衬底25可以设置在封装衬底90上以包围半导体芯片40。连接衬底25可以与半导体芯片40间隔开并围绕半导体芯片40。第二连接元件64b可以插入在连接衬底25和封装衬底90之间，以将封装衬底90电连接至连接衬底25。连接衬底25和半导体芯片40可以覆盖有模具层50。封装衬底90可以包括衬底本体80、衬底上部导电图案82、衬底上部钝化层84、衬底下部导电图案86和衬底下部钝化层88。衬底本体8本文档来自技高网...

【技术保护点】
1.一种半导体封装，包括：/n第一封装衬底；/n第一半导体芯片，在所述第一封装衬底的第一表面上；/n多个第一连接元件，在所述第一半导体芯片与所述第一封装衬底之间，所述多个第一连接元件将所述第一半导体芯片电连接至所述第一封装衬底；/n连接衬底，在所述第一封装衬底上，所述连接衬底与所述第一半导体芯片间隔开并围绕所述第一半导体芯片，所述连接衬底包括：/n顺序堆叠的两个或更多个绝缘层；以及/n多个导电结构，所述多个导电结构中的每个导电结构至少包括两个或更多个连接通道部分、以及彼此电连接的两个或更多个连接导电图案部分，所述两个或更多个连接通道部分分别穿透所述两个或更多个绝缘层中的相应绝缘层，所述两个或更多个连接导电图案部分分别在所述两个或更多个绝缘层中的相应绝缘层上；/n多个第二连接元件，在所述连接衬底与所述第一封装衬底之间，所述多个第二连接元件将所述连接衬底电连接至所述第一封装衬底；/n模具层，包封所述第一半导体芯片和所述连接衬底；以及/n上部再分布图案，在所述模具层和所述第一半导体芯片上，所述上部再分布图案包括再分布通道部分以及再分布导电图案部分，所述再分布通道部分穿透所述模具层并电连接至所述多个导电结构中的相应导电结构，所述再分布导电图案部分在所述模具层上并连接至所述再分布通道部分。/n...

【技术特征摘要】
20180608 KR 10-2018-0066046;20180920 US 16/136,6221.一种半导体封装，包括：
第一封装衬底；
第一半导体芯片，在所述第一封装衬底的第一表面上；
多个第一连接元件，在所述第一半导体芯片与所述第一封装衬底之间，所述多个第一连接元件将所述第一半导体芯片电连接至所述第一封装衬底；
连接衬底，在所述第一封装衬底上，所述连接衬底与所述第一半导体芯片间隔开并围绕所述第一半导体芯片，所述连接衬底包括：
顺序堆叠的两个或更多个绝缘层；以及
多个导电结构，所述多个导电结构中的每个导电结构至少包括两个或更多个连接通道部分、以及彼此电连接的两个或更多个连接导电图案部分，所述两个或更多个连接通道部分分别穿透所述两个或更多个绝缘层中的相应绝缘层，所述两个或更多个连接导电图案部分分别在所述两个或更多个绝缘层中的相应绝缘层上；
多个第二连接元件，在所述连接衬底与所述第一封装衬底之间，所述多个第二连接元件将所述连接衬底电连接至所述第一封装衬底；
模具层，包封所述第一半导体芯片和所述连接衬底；以及
上部再分布图案，在所述模具层和所述第一半导体芯片上，所述上部再分布图案包括再分布通道部分以及再分布导电图案部分，所述再分布通道部分穿透所述模具层并电连接至所述多个导电结构中的相应导电结构，所述再分布导电图案部分在所述模具层上并连接至所述再分布通道部分。


2.根据权利要求1所述的半导体封装，其中，所述第一封装衬底还包括与所述第一封装衬底的第一表面相对的所述第一封装衬底的第二表面上的多个外部连接端子，并且所述多个第二连接元件之间的间距小于所述多个外部连接端子之间的间距。


3.根据权利要求1所述的半导体封装，其中，所述两个或更多个连接导电图案部分中的最下面的连接导电图案部分被所述两个或更多个绝缘层中的最下面的绝缘层暴露，并且所述两个或更多个连接导电图案部分中的最下面的连接导电图案部分经由所述多个第二连接元件中的相应第二连接元件电连接至所述第一封装衬底。


4.根据权利要求3所述的半导体封装，其中，所述两个或更多个连接导电图案部分中的最下面的连接导电图案部分的底表面与所述两个或更多个绝缘层中的最下面的绝缘层的底表面共面。


5.根据权利要求3所述的半导体封装，其中，所述两个或更多个连接导电图案部分中的最下面的连接导电图案部分的底表面高于所述两个或更多个绝缘层中的最下面的绝缘层的底表面。


6.根据权利要求1所述的半导体封装，还包括：
底填充层，在所述第一封装衬底与所述第一半导体芯片之间并且在所述第一封装衬底与所述连接衬底之间。


7.根据权利要求6所述的半导体封装，还包括：
第一下部绝缘层，在所述第一半导体芯片与所述底填充层之间并且在所述连接衬底与所述底填充层之间。


8.根据权利要求7所述的半导体封装，其中，所述多个第一连接元件和所述多个第二连接元件穿透所述第一下部绝缘层和所述底填充层。


9.根据权利要求7所述的半导体封装，还包括：
第二下部绝缘层，在所述第一下部绝缘层与所述模具层之间。


10.根据权利要求9所述的半导体封装，还包括：
第一下部再分布图案，包括再分布导电图案部分、以及连接至所述再分布导电图案部分的再分布通道部分，所述再分布导电图案部分在所述第一下部绝缘层与所述第二下部绝缘层之间并与所述多个第一连接元件中的相应第一连接元件相接触，所述再分布通道部分穿透所述第一下部绝缘层并将所述再分布导电图案部分电连接至所述第一半导体芯片；以及
第二下部再分布图案，包括再分布导电图案部分和连接至所述再分布导电图案部分的再分布通道部分，所述再分布导电图案部分在所述第一下部绝缘层与所述第二下部绝缘层之间并与所述多个第二连接元件中的相应第二连接元件相接触，所述再分布通道部分穿透所述第一下部绝缘层并将所述再分布导电图案部分电连接至所述连接衬底的多个导电结构中的相应导电结构。


11.根据权利要求1所述的半导体封装，还包括：
上部绝缘层，在所述模具层上，所述上部再分布图案的再分布通道部分穿透所述上部绝缘层和所述模具层，并且所述再分布导电图案部分在所述上部绝缘层上。


12.根据权利要求1所述的半导体封装，其中，所述多个第一连接元件和所述多个第二连接元件包括焊球、导电凸块或导电柱中的至少一种。


13.根据权利要求1所述的半导体封装，其中，所述多个第一连接元件或所述多个第二连接元件包括导电凸块与导电柱的堆叠结构。


14.根据权利要求1所述的半导体封装，...

【专利技术属性】
技术研发人员：李锡贤，吴琼硕，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR