半导体封装结构及其制造方法技术

本发明专利技术提供半导体封装结构及其制造方法。半导体封装结构包括重布线结构、封装结构以及第二封装层。重布线结构具有彼此相对的第一与第二表面。封装结构位于第一表面上。封装结构包括管芯、第一封装层、重布线层以及多个第二导电端子。管芯具有位于其上的多个第一导电端子。第一封装层包覆管芯。第一封装层暴露出至少一部分的第一导电端子。重布线层位于第一封装层上。重布线层电性连接至暴露出的第一导电端子。多个第二导电端子电性连接于重布线层与重布线结构之间。第二封装层包覆封装结构。第二封装层暴露出至少一部分的第二导电端子。

Semiconductor packaging structure and manufacturing method

The invention provides a semiconductor packaging structure and a manufacturing method thereof. The semiconductor package structure includes a rewiring structure, a package structure and a second package layer. The rewiring structure has first and second surfaces opposite each other. The package structure is located on the first surface. The package structure includes a tube core, a first package layer, a rewiring layer and a plurality of second conductive terminals. The tube core has a plurality of first conductive terminals on the tube core. The first encapsulation layer covers the core. The first encapsulation layer exposes at least a portion of the first conductive terminal. The rewiring layer is located on the first encapsulation layer. The rewiring layer is electrically connected to the exposed first conductive terminal. A plurality of second conductive terminals are electrically connected between the rewiring layer and the rewiring structure. The second encapsulation layer covers the encapsulation structure. The second package layer exposes at least a part of the second conductive terminal.

【技术实现步骤摘要】
半导体封装结构及其制造方法
本专利技术涉及一种半导体封装结构，尤其涉及一种扇出(fan-out)型半导体封装结构及其制造方法。
技术介绍
近年来半导体封装技术不断进展，以发展出体积更小、重量更轻、积集度(integrationlevel)更高且制造成本更低的产品。举例而言，目前已发展出晶片级扇入(fan-in)封装。扇入封装具有在连接于对应的管芯的区域内的输入/输出(input/output)端子。然而，由于输入/输出端子被限制在管芯的表面，此种封装类型被限制在仅需至多200至300的连接数目的低阶组件。
技术实现思路
本专利技术提供一种半导体封装结构及其制造方法，可相容于更高的输入/输出连接数目，且能够有效地降低制造成本。本专利技术的半导体封装结构包括重布线结构、至少一封装结构以及第二封装层。重布线结构具有第一表面以及相对于第一表面的第二表面。至少一封装结构位于重布线结构的第一表面上。至少一封装结构包括至少一管芯、第一封装层、重布线层以及多个第二导电端子。至少一管芯具有位于至少一管芯上的多个第一导电端子。第一封装层包覆至少一管芯。第一封装层暴露出至少一部分的多个第一导电端子。重布线层位于第一封装层上。重布线层电性连接至被第一封装层暴露出的第一导电端子。多个第二导电端子电性连接于重布线层与重布线结构之间。第二封装层包覆至少一封装结构。第二封装层暴露出至少一部分的多个第二导电端子。在本专利技术的一实施例中，重布线结构包括至少一介电层以及嵌入于至少一介电层中的多个导电单元。多个导电单元包括多个第一接合垫、多个第二接合垫以及多个互联结构。多个第一接合垫位于重布线结构的第一表面。多个第二导电端子经设置以对应于多个第一接合垫。多个第二接合垫位于重布线结构的第二表面。多个互联结构电性连接至少一部分的多个第一接合垫与至少一部分的多个第二接合垫。在本专利技术的一实施例中，重布线结构包括印刷电路板或有机封装基板。本专利技术的半导体封装结构的制造方法包括下列步骤。形成至少一封装结构。至少一封装结构包括至少一管芯、第一封装层、重布线层以及多个第二导电端子。至少一管芯具有位于其上的多个第一导电端子。第一封装层包覆至少一管芯且暴露出至少一部分的多个第一导电端子。重布线层位于第一封装层上且电性连接至被第一封装层暴露出的第一导电端子。多个第二导电端子位于重布线层上。将至少一封装结构耦合至重布线结构的第一表面。至少一封装结构的多个第二导电端子电性连接至重布线结构。以第二封装层包覆至少一封装结构。在本专利技术的一实施例中，多个第二导电端子中的每一者包括导电柱、导电凸块或其组合。在本专利技术的一实施例中，将重布线结构与至少一封装结构耦合的步骤在包覆至少一封装结构的步骤之前。在本专利技术的一实施例中，将重布线结构与至少一封装结构耦合的步骤与包覆至少一封装结构的步骤包括下列子步骤。在载体上形成重布线结构。重布线结构包括至少一介电层与嵌入于至少一介电层中的多个导电单元，且至少一介电层暴露出至少一部分的多个导电单元。将至少一封装结构置于重布线结构的第一表面上。第二导电端子与被至少一介电层暴露出的导电单元电性连接。于重布线结构的第一表面上形成第二封装层。自重布线结构移除载体。在本专利技术的一实施例中，将重布线结构与至少一封装结构耦合的步骤与包覆至少一封装结构的步骤包括下列子步骤。提供重布线结构。重布线结构包括至少一介电层以及嵌入于至少一介电层中的多个导电单元，且至少一介电层暴露出至少一部分的多个导电单元。将至少一封装结构置于重布线结构的第一表面上。第二导电端子与至少一介电层暴露出的导电单元电性连接。在重布线结构的第一表面上形成第二封装层。在本专利技术的一实施例中，包覆至少一封装结构的步骤在将重布线结构与至少一封装结构耦合的步骤之前。在本专利技术的一实施例中，包覆至少一封装结构的步骤以及将重布线结构与至少一封装结构耦合的步骤包括下列子步骤。提供载体。将至少一封装结构置于载体上。以第二封装层包覆至少一封装结构。移除至少一部分的第二封装层以暴露出至少一部分的多个第二导电端子。在第二封装层上形成重布线结构，以与被第二封装层暴露出的第二导电端子电性连接。自至少一封装结构以及第二封装层移除载体。基于上述，封装结构的第一封装层在每一管芯的周围提供额外的空间，以使得在管芯上的第一导电端子可经由重布线层而被连接至此额外的空间。基于封装结构的扇出(fan-out)配置，此封装结构可相容于更高的输入/输出连接数目。此外，可改善封装结构的电性表现以及散热表现。相似地，由于将封装结构嵌入于第二封装层且将重布线结构与封装结构的第二导电端子耦合，半导体封装结构形成另一扇出封装结构。因此，可达到更高的输入/输出连接数目。此外，重布线结构可取代现有的硅穿孔(throughsiliconvia，TSV)中介层，以降低制造成本。再者，重布线层与重布线结构分别在不同的扇出工艺中被形成。因此，可降低封装结构的翘曲程度(warpagelevel)。据此，半导体封装结构可包含具有较复杂设计的重布线结构。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1A至图1G是依照本专利技术一实施例显示的封装结构的制造方法的剖视示意图；图2A至图2F是依照本专利技术一实施例显示的半导体封装结构的制造方法的剖视示意图；图3A至图3D是依照本专利技术一些实施例显示的半导体封装结构的剖视示意图；图4A至图4D是依照本专利技术另一实施例显示的半导体封装结构的制造方法的剖视示意图；图5A至图5C是依照本专利技术一些实施例显示的半导体封装结构的剖视示意图；图6A至图6F是依照本专利技术又一实施例显示的半导体封装结构的制造方法的剖视示意图；图7A至图7C是依照本专利技术一些实施例显示的半导体封装结构的剖视示意图。具体实施方式图1A至图1G是依照本专利技术一实施例显示的封装结构100的制造方法的剖视示意图。请参照图1A，于载体108上形成多个管芯106。载体108可由玻璃、塑料或其他适合的材料构成。每一管芯106具有形成于其上的多个第一导电端子102。可经由以下的步骤制造管芯106。首先，提供具有多个垫102’的晶片(未显示)。多个垫102’形成于晶片上。随后，形成覆盖垫以及晶片的钝化层(未显示)。图案化钝化层以产生多个钝化图案104。举例而言，可经由光微影与蚀刻工艺以对钝化层进行图案化。钝化图案104暴露出至少一部分的垫102’。之后，在垫102’上形成第一导电端子102。可经由镀着工艺(platingprocess)形成第一导电端子102。举例而言，镀着工艺可为电镀、无电镀、浸镀(immersionplating)或其类似者。接着，由相对于第一导电端子102的背面研磨晶片，且切割晶片以得到多个管芯106。值得注意的是，每一管芯106的具有第一导电端子102形成于其上的表面称作管芯106的有源面(activesurface)。在一些实施例中，附着层110可设置于载体108与管芯本文档来自技高网...

【技术保护点】
1.一种半导体封装结构，其特征在于，包括：/n重布线结构，具有第一表面以及相对于所述第一表面的第二表面；/n至少一封装结构，位于所述重布线结构的所述第一表面上，其中所述至少一封装结构包括：/n至少一管芯，具有位于所述至少一管芯的有源面上的多个垫、钝化图案以及多个第一导电端子，其中所述钝化图案覆盖所述多个垫且暴露出各个所述多个垫的至少一部分，所述多个第一导电端子位于所述多个垫上且嵌入所述钝化图案以电性连接所述多个垫；/n第一封装层，包覆所述至少一管芯，其中所述第一封装层暴露出至少一部分的所述多个第一导电端子，且所述第一封装层的顶面至所述有源面的距离大于所述多个第一导电端子的顶面至所述有源面的距离；/n重布线层，位于所述第一封装层上，其中所述重布线层嵌入所述第一封装层以电性连接至被所述第一封装层暴露出的所述多个第一导电端子；以及/n多个第二导电端子，电性连接于所述重布线层与所述重布线结构之间；以及/n第二封装层，包覆所述至少一封装结构，其中所述第二封装层暴露出至少一部分的所述多个第二导电端子，且所述第二封装层直接接触所述至少一管芯的背面，所述背面相对于所述有源面。/n

【技术特征摘要】
20160909 US 62/385,259;20170519 US 15/599,4811.一种半导体封装结构，其特征在于，包括：
重布线结构，具有第一表面以及相对于所述第一表面的第二表面；
至少一封装结构，位于所述重布线结构的所述第一表面上，其中所述至少一封装结构包括：
至少一管芯，具有位于所述至少一管芯的有源面上的多个垫、钝化图案以及多个第一导电端子，其中所述钝化图案覆盖所述多个垫且暴露出各个所述多个垫的至少一部分，所述多个第一导电端子位于所述多个垫上且嵌入所述钝化图案以电性连接所述多个垫；
第一封装层，包覆所述至少一管芯，其中所述第一封装层暴露出至少一部分的所述多个第一导电端子，且所述第一封装层的顶面至所述有源面的距离大于所述多个第一导电端子的顶面至所述有源面的距离；
重布线层，位于所述第一封装层上，其中所述重布线层嵌入所述第一封装层以电性连接至被所述第一封装层暴露出的所述多个第一导电端子；以及
多个第二导电端子，电性连接于所述重布线层与所述重布线结构之间；以及
第二封装层，包覆所述至少一封装结构，其中所述第二封装层暴露出至少一部分的所述多个第二导电端子，且所述第二封装层直接接触所述至少一管芯的背面，所述背面相对于所述有源面。


2.根据权利要求1所述的半导体封装结构，其特征在于，还包括位于所述重布线结构的所述第二表面上的多个焊球。


3.根据权利要求2所述的半导体封装结构，其特征在于，两相邻的第一导电端子之间的第一间距小于两相邻的第二导电端子之间的第二间距，且所述第二间距小于两相邻的焊球之间的第三间距。


4.根据权利要求1所述的半导体封装结构，其特征在于，所述多个第二导电端子中的每一个包括导电柱、导电凸块或其组合。


5.根据权利要求1所述的半导体封装结构，其特征在于，还包括至少一无源组件和/或至少一附加封装结构，设置于所述重布线结构的所述第一表面上。


6.根据权利要求1所述的半导体封装结构，其特征在于，还包括至少一无源组件，...

【专利技术属性】
技术研发人员：徐宏欣，林南君，张简上煜，
申请(专利权)人：力成科技股份有限公司，
类型：发明
国别省市：中国台湾;TW