具有混合解码方案的存储器系统及其操作方法技术方案

本发明专利技术提供一种利用多个解码器之间的信息交换来运行混合解码方案的存储器控制器、解码器和方法。当码字的不满足校验(USC)计数小于阈值时，第一类型的解码器对码字执行初始解码，并且当码字的USC计数大于或等于阈值时，第二类型的解码器对码字执行解码。在由解码器中的一个解码期间，控制器由该解码器的输出生成信息，并且将该信息发送到另一解码器，该另一解码器在解码中使用该信息。基于解码期间发生的条件，码字在解码器之间路由和重新路由，其中解码器可包括q‑位位翻转(q‑BF)解码器和最小和(MS)解码器。

Memory System with Hybrid Decoding Scheme and Its Operating Method

【技术实现步骤摘要】
具有混合解码方案的存储器系统及其操作方法相关申请的交叉引用本申请要求于2018年3月16日提交的申请号为62/643,989的美国临时申请的优先权，该申请的全部内容通过引用并入本文。
本公开的实施例涉及一种能够运行混合解码方案的存储器系统及其组件，以及这种存储器系统的操作方法，该混合解码方案包括在多个解码器之间传递信息。
技术介绍
计算机环境范例已经变为可随时随地使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经快速增长。这些便携式电子装置通常使用具有存储器装置的存储器系统，即数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。因其不具有移动部件，使用存储器装置的数据存储装置提供优良的稳定性、耐用性、高信息存取速度以及低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。SSD可包括闪速存储器部件和控制器，该控制器包括将闪速存储器部件桥接到SSD输入/输出(I/O)接口的电子器件。SSD控制器可包括可运行诸如固件的功能部件的嵌入式处理器。SSD功能部件通本文档来自技高网...

【技术保护点】
1.一种存储器控制器，包括：第一解码器，当码字的不满足校验计数，即USC计数小于阈值时对所述码字执行解码；以及第二解码器，当码字的USC计数大于或等于所述阈值时对所述码字执行解码，其中所述控制器由所述第一解码器的输出生成第一信息，并且将所述第一信息发送到所述第二解码器，并且其中所述控制器由所述第二解码器的输出生成第二信息，并且将所述第二信息发送到所述第一解码器。

【技术特征摘要】
2018.03.16 US 62/643,9891.一种存储器控制器，包括：第一解码器，当码字的不满足校验计数，即USC计数小于阈值时对所述码字执行解码；以及第二解码器，当码字的USC计数大于或等于所述阈值时对所述码字执行解码，其中所述控制器由所述第一解码器的输出生成第一信息，并且将所述第一信息发送到所述第二解码器，并且其中所述控制器由所述第二解码器的输出生成第二信息，并且将所述第二信息发送到所述第一解码器。2.根据权利要求1所述的存储器控制器，其中所述第一解码器是q-位位翻转解码器，即q-BF解码器，并且所述第二解码器是最小和解码器，即MS解码器。3.根据权利要求2所述的存储器控制器，其中所述控制器通过将q-位软信息映射到所述MS解码器的位宽度来生成所述第一信息。4.根据权利要求3所述的存储器控制器，其中所述控制器生成映射表，以反映所述q-位软信息到所述MS解码器的位宽度的所述映射。5.根据权利要求2所述的存储器控制器，进一步包括量化器，所述量化器通过将所述MS解码器输出的软信息量化至q位来生成所述第二信息。6.根据权利要求5所述的存储器控制器，其中所述量化器执行所述量化以最大化所述MS解码器的输出和所述量化器的输出之间的互信息。7.根据权利要求1所述的存储器控制器，其中所述码字包括低密度奇偶校验码，LDPC码。8.一种存储器控制器，包括：解码器组件，包括q-位位翻转解码器，即q-BF解码器和最小和解码器，即MS解码器，所述解码器组件：确定码字是否在所述q-BF解码器的错误校正能力内，在由所述q-BF解码器解码期间生成第一信息，并且将所述第一信息发送到所述MS解码器，并且在由所述MS解码器解码期间生成第二信息，并且将所述第二信息发送到所述q-BF解码器。9.根据权利要求8所述的存储器控制器，其中：当确定所述码字在所述q-BF解码器的所述错误校正能力内时，所述q-BF解码器对所述码字执行一次或多次解码迭代，使用所述q-BF解码器对所述码字继续进行所述一次或多次解码迭代，直到所述码字被成功解码或者确定所述码字的解码没有收敛，并且当确定所述码字不在所述q-BF解码...

【专利技术属性】
技术研发人员：内维·库马尔，哈曼·巴蒂亚，张帆，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR