具有泄漏抑制和电平控制的静态随机存取存储器（SRAM）写入辅助电路制造技术

描述了一种具有泄漏抑制和电平控制的静态随机存取存储器（SRAM）写入辅助电路（400）。在一个实施例中，所述SRAM写入辅助电路（400）增大在写入周期内提供的升压量，而在另一个实施例中，所述SRAM写入辅助电路（400）限制在较高电源电压处提供的升压量。

【技术实现步骤摘要】
【国外来华专利技术】具有泄漏抑制和电平控制的静态随机存取存储器(SRAM)写入辅助电路
技术介绍
本专利技术一般地涉及集成电路存储器件，更具体地说，涉及具有泄漏抑制和电平控制的静态随机存取存储器(SRAM)写入辅助电路。在计算机或其它电子设备中，通常采用存储器件作为内部存储区域。用于在计算机中存储数据的一种特定类型的存储器是随机存取存储器(RAM)。RAM通常在计算机环境中用作主存储器，并且通常是易失性的，因为一旦关闭电源，存储在RAM中的所有数据都会丢失。SRAM是RAM的一个实例。SRAM的优点是无需刷新即可保存数据。典型的SRAM器件包括一组单独的SRAM单元。每个SRAM单元能够存储表示逻辑数据位(例如,“O”或“I”)的二进制电压值。SRAM单元的一种现有配置包括一对交叉耦合的器件(例如反相器)。反相器用作锁存器，只要为存储阵列提供电源，便可在反相器中存储数据位。在传统的六晶体管(6T)单元中，一对存取晶体管或传输门(pass gate)(当由字线激活时)选择性地将反相器耦合到一对互补位线(即，真位线和补位线)。其它SRAM单元设计可以包括不同数量的晶体管(例如，4T、8T等)。SRAM单元设 计传统上包括存储阵列的读取和写入功能之间的折衷，以便维护单元稳定性、读取性能和写入性能。具体地说，组成交叉耦合锁存器的晶体管必须在写入操作期间足够弱以便被过度驱动，同时还在读取操作期间足够强以便在驱动位线时维持其数据值。将交叉耦合反相器连接到真位线和补位线的存取晶体管会影响单元的稳定性和性能。在单端口 SRAM单元中，通常使用一对存取晶体管对单元进行读取和写入访问。将栅极驱动到数字值，以便使晶体管在“导通”和“关断”状态之间切换。优化写入操作的访问将促使减小器件的导通电阻(Rm)。另一方面，针对读取操作优化存取晶体管将促使增加Rm，以便将单元与位线电容隔离并防止单元干扰。随着集成电路大小的缩减，SRAM的读取功能和写入功能之间的这种折衷越来越成为问题。具体地说，当集成电路的操作电压随着电路大小的缩减而减小时，SRAM单元的读取和写入裕度(衡量可以对SRAM单元的位进行读写的可靠程度)将减少。因此，读取和写入裕度的减少可能在SRAM单元的相应读取和写入操作中导致错误。
技术实现思路
在一个实施例中，提供一种器件，所述器件包括存储阵列，其包括:多个以行和列布置的静态随机存取存储器(SRAM)单元；多个真位线，每个真位线连接到所述存储阵列的一个列；以及多个补位线，每个补位线与所述多个真位线之一形成差分对并与其在同一列中。所述器件还包括写入辅助电路，其连接到所述存储阵列的所述多个SRAM单元的每一个中的每个差分位线对。所述写入辅助电路包括:负升压节点；放电器件，其耦合到地和所述负升压节点，所述放电器件被配置为接收第一控制信号；升压电容器，其耦合到所述负升压节点，所述升压电容器被配置为接收第二控制信号；多个位线控制器件，其被配置为控制写入数据线以便在写入周期内写入位线，所述多个位线控制器件中的每一个包括耦合到所述负升压节点的晶体管，其中所述多个位线控制器件的每个晶体管的栅极-源极端子连接到所述负升压节点；以及位线控制选择器件，其耦合到所述多个位线控制器件和所述负升压节点，所述位线控制选择器件被配置为在所述写入周期内选择所述多个位线控制器件之一，其中未被选择的多个位线控制器件的每个所述晶体管的所述栅极-源极端子从所述负升压节点接收负电压，并将所述负电压馈送到所述栅极以便最小化泄漏。在第二实施例中，提供一种静态随机存取存储器(SRAM)写入辅助电路。在该实施例中，SRAM写入辅助电路包括:负升压节点；放电器件，其耦合到地和所述负升压节点，所述放电器件被配置为接收第一控制信号；升压电容器，其耦合到所述负升压节点，所述升压电容器被配置为接收第二控制信号；多个位线控制器件，其被配置为控制写入数据线以便在写入周期内写入位线，所述多个位线控制器件中的每一个包括耦合到所述负升压节点的晶体管，其中所述多个位线控制器件的每个晶体管的栅极-源极端子连接到所述负升压节点；以及位线控制选择器件，其耦合到所述多个位线控制器件和所述负升压节点，所述位线控制选择器件被配置为在所述写入周期内选择所述多个位线控制器件之一，其中未被选择的多个位线控制器件的每个所述晶体管的所述栅极-源极端子从所述负升压节点接收负电压，并将所述负电压馈送到所述栅极以便最小化泄漏。附图说明 图1示出了存储阵列的简化框图；图2示出了传统的静态随机存取存储器(SRAM)写入驱动器；图3示出了描述图2中所示的SRAM写入驱动器的操作的电路计时图；图4示出了根据本专利技术的一个实施例的SRAM写入辅助电路；图5示出了根据本专利技术的一个实施例的描述图4中所示的SRAM写入辅助电路的操作的电路计时图；图6示出了使用图4中所示的SRAM写入辅助电路的位线放电的模拟；图7示出了根据本专利技术的另一个实施例的可以添加到图4中所示的SRAM写入辅助电路以便最大化升压和写入性能的附加电路；图8示出了根据本专利技术的另一个实施例的可以添加到图4中所示的SRAM写入辅助电路以便限制在较高电源电压处提供的升压量的附加电路；以及图9示出了使用图8中所示的SRAM写入辅助电路的位线放电的模拟。具体实施例方式参考图1，其中是存储器100的简化框图。如图1所示，存储器100包括存储阵列105。存储阵列105包括其中存储位的存储单元，例如存储单110。为简化图示，图1仅示出存储单元110，但是存储阵列105可具有在其每行和每列中排列的多个存储单元。在一个实施例中，存储单元110为静态随机存取存储器(SRAM)。尽管该图以及其它附图之后的描述涉及SRAM，但是本领域的技术人员将理解，下面描述的实施例也适合用于其它存储器件，例如动态RAM(DRAM)。典型的SRAM单元包括存储单个数据位的一对平衡的交叉耦合反相器，一对传输门(一对平衡的场效应晶体管(FET))选择性地将交叉耦合反相器的互补输出端连接到对应的互补或差分位线对(即，真位线和补位线)。与传输门FET的栅极连接的字线将存储单元110选择到对应的互补位线对以执行包括读写操作的操作。可从可能包括任意数量的晶体管(例如，4T、6T、8T等)的单元设计形成所述SRAM单元。图1未示出特定的SRAM单元设计，但是，该图示出通过存储阵列105的一个列连接到存储单元110的位线115 (表示真位线和补位线)和通过存储阵列105的一个行连接到存储单元110的字线120。作为一个实例，N行X M列的SRAM阵列将被组织为N个字线X M列位线。在操作中，由位线115表示的位线对(S卩，真位线和补位线)处于待用状态并一起被箝位到供电或参考电压。针对读写操作从存储阵列105访问位线115需要驱动N个字线之一，即针对该字线上的所有存储单元110使传输门导通。通过针对所选字线使传输门导通，交叉耦合单元反相器耦合到对应的位线对，从而部分地选择该字线上的单元。选择M列之一将选择该字线上的单元，从而实际访问特定单元的位线。该列中其它单元的剩余位线在访问期间保持半选状态。本领域的技术人员将理解，存储单元110可以包括除了图1所示的元件以外的其它元件。例如，存储单元110可以包括用于促进读取操作的读出放大器和用于促进写入操本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：I·阿尔索夫斯基，H·皮洛，V·拉马杜拉伊，
申请(专利权)人：国际商业机器公司，
类型：
国别省市：