存储器及其操作方法技术

本发明专利技术涉及存储器及其操作方法，其中，一种存储器包括多个存储块、多条全局位线、公共预充电电路以及选择电路。每个存储块都包括一对位线以及连接至一对位线的多个存储单元。每条全局位线都连接至至少一个存储块。预充电电路被配置为一次将一条全局位线预充电至预充电电压。选择电路连接在预充电电路和全局位线之间，并且被配置为一次将一条全局位线连接至预充电电路。

【技术实现步骤摘要】

本专利技术总体涉及电子领域，更具体地，涉及。
技术介绍
除处理器之外，存储器是计算系统和电子设备的主要部分。存储器的性能(诸如容量、访问速度、功耗等)对系统或电子设备的整体性能具有影响。不断地进行开发来寻求提高存储器的性能。
技术实现思路
为解决上述问题，本专利技术提供了一种存储器，包括:多个存储块，每个存储块均包括:一对位线，以及多个存储单元，连接至一对位线；多条全局位线，每条全局位线均连接至存储块中的至少一个；用于全局位线的公共预充电电路，预充电电路被配置为一次一条地将全局位线预充电至预充电电压；以及选择电路，连接在预充电电路和全局位线之间，选择电路被配置为一次一条地将全局位线连接至预充电电路。其中，预充电电压被配置为低于施加给预充电电路的电源电压。 该存储器进一步包括:用于全局位线的公共的保持电路，保持电路连接至预充电电路，并被配置为维持当前通过选择电路连接至预充电电路的全局位线上的预充电电压。该存储器进一步包括:用于全局位线的公共的输出线；其中，预充电电路连接至输出线；以及选择电路被配置为一次一条地将全局位线连接至输出线。该存储器进一步包括:公共锁存电路，用于全局位线，锁存电路具有输出端和连接至输出线的输入端，锁存电路被配置为(i)锁存当前通过选择电路经由输出线连接至输入端的全局位线上的数据，以及(ii)输出锁存电路的输出端处的锁存数据。其中，每条全局位线都连接至多个存储块。该存储器进一步包括:多个读出电路，每个读出电路都连接在存储块中的一个和对应的全局位线之间。其中，选择电路被配置为使得当前没有连接至预充电电路的全局位线浮置。其中，预充电电路为P沟道金属氧化物半导体(PMOS)晶体管。其中，选择电路包括多个η沟道金属氧化物半导体(NMOS)晶体管，每个η沟道金属氧化物半导体晶体管都连接在全局位线中的一条和输出线之间。此外，本专利技术提供了一种存储器，包括:至少一个存储块，包括:一对位线，以及多个存储单元，连接至一对位线；全局位线，连接至至少一个存储块；预充电器件，被配置为将全局位线预充电至预充电电压，预充电电压低于施加给预充电器件的电源电压。其中，预充电器件包括连接至全局位线的η沟道金属氧化物半导体(NMOS)晶体管；以及预充电电压为电源电压与NMOS晶体管的阈值电压之间的差值。其中，预充电器件进一步包括连接在NMOS晶体管和电源电压之间的开关；以及开关被配置为响应于施加给开关的预充电信号经由NMOS晶体管将电源电压施加给全局位线。其中，开关包括p沟道金属氧化物半导体(PMOS)晶体管，其具有连接至电源电压的源极和被连接以接收预充电信号的栅极；以及NMOS晶体管包括连接至全局位线的漏极、连接至PMOS晶体管的漏极的源极、以及被连接以接收用于选择全局位线的选择信号的栅极。该存储器包括连接至全局位线的多个存储块。该存储器进一步包括:多个读出电路，每个读出电路都连接在存储块中的一个和全局位线之间。此外，还提供了一种操作存储器的方法，方法包括:将全局位线预充电至预充电电压，其中，全局位线连接至包括存储器的多个存储单元的至少一个存储块，并且预充电电压在电源电压和地电压之间；以及在读取操作期间，将全局位线从预充电电压下拉至地电压。其中，预充电的步骤包括经由η沟道金属氧化物半导体(NMOS)晶体管将电源电压连接至全局位线；以及预充电电压为电源电压与NMOS晶体管的阈值电压之间的差值。其中，存储器包括:多个存储块，每个均包括存储器的多个存储单元，以及多条全局位线，每条均连接至存 储块中的至少一个；方法进一步包括通过公共预充电电路一次一条选择性地将全局位线预充电至预充电电压。其中，选择性地预充电的步骤包括经由对应的η沟道金属氧化物半导体(NMOS)晶体管一次一条选择性地将全局位线连接至公共预充电电路，以及预充电电压为电源电压与NMOS晶体管的阈值电压之间的差值。附图说明在附图中通过实例但不限制地示出了一个或多个实施例，其中，相同的参考标号表示类似的元件。除非另有指定，否则附图不按比例绘制。图1是根据一些实施例的存储器的一部分片段的示意性电路图。图2Α是根据一些实施例的存储器的示意性框图。图2Β是根据一些实施例的存储器的示意性框图。图3包括了在根据一些实施例的存储器的操作期间的电压的定时图。图4是根据一些实施例的存储器的示意性电路图。图5是根据一些实施例的操作存储器的方法的流程图。具体实施例方式应该理解，以下公开提供了许多不同的用于实施各个实施例的不同特征的实施例或实例。以下描述了部件和配置的具体实例以简化本公开。然而，可以以许多不同的形式来具体化本专利技术的概念，并且其不限于本文所阐述的实施例；提供这些实施例使得描述变得精确和完整，并且向本领域的技术人员完全传达本专利技术的概念。然而，应该明白，在不具有这些具体细节的情况下也可以实现一个或多个实施例。附图没有按比例绘制，并且包括为了清楚而夸大的特定部件。附图中的类似参考标号表示类似的元件。图中所示元件和区域是示意性的，由此图中所示的相对尺寸或间隔不用于限制本专利技术概念的范围。图1是根据一些实施例的存储器100的一部分片段的示意性电路图。存储器100包括多个存储单元102、多个位线对BL/BLB、以及多条全局位线GBL。多个存储单元102连接至位线对以形成存储块。具体地，多个存储单元102连接至位线对BLOU和BLBOU以形成存储块120的上半部，而多个存储单元102连接至位线对BLOL和BLBOL以形成存储块120的下半部。类似地，多个存储单元102连接至位线对BLlU和BLBlU以形成存储块121的上半部，而多个存储单元102连接至位线对BLlL和BLBlL以形成存储块121的下半部，等等。一个或多个存储块连接至全局位线。具体地，存储块120连接至全局位线GBL0，而存储块121连接至全局位线GBLl等。存储器100还包括连接至存储单元102的多条字线WL(O)至WL(2k-l)(其中，k为整数)。存储器100具有下半部和上半部。在下半部中，存储单元102连接至一半字线，即，字线WL(O)至WL(k-l)。在上半部中，存储单元102连接至另一半字线，即，字线WL(k)至WL(2k-l)。在图1中，WT0/WC0和WT1/WC1表示写数据线对。存储块(B卩，120、121)进行类似配置。这里详细描述一个存储块，即，120。存储块120在存储器100的下半部和上半部中分别包括局部位线预充电电路104LU04U、以及上拉电路106LU06U。存储块120还包括写传输门电路108、读出放大器110、和下拉电路112，它们对于下半部和上半部来说都是公用的。读出放大器110和下拉电路112在本文被统称为读出电路114，并且连接在存储块120和对应的全局位线GBLO之间。在单端读出方案(即，一条位线BLOU而不是两条位线BL0U/BLB0U被用于读出操作)中，读出放大器110连接至位线BLOU和BL0L，以检测位线BLOU和BLOL的状态。在该实例中，读出电路被实施为NAND门，尽管其他结构也在本公开的范围内。局部位线预充电电路104LU04U被类似配置，并且分别包括两个P沟道金属氧化物半导体(PMOS)晶体管。上拉电路106LU06U被类似配置，并且分别包括两个交叉连接的PMOS本文档来自技高网...

【技术保护点】
一种存储器，包括：多个存储块，每个存储块均包括：一对位线，以及多个存储单元，连接至所述一对位线；多条全局位线，每条全局位线均连接至所述存储块中的至少一个；用于所述全局位线的公共预充电电路，所述预充电电路被配置为一次一条地将所述全局位线预充电至预充电电压；以及选择电路，连接在所述预充电电路和所述全局位线之间，所述选择电路被配置为一次一条地将所述全局位线连接至所述预充电电路。

【技术特征摘要】
2012.01.31 US 13/362,8471.一种存储器，包括: 多个存储块，每个存储块均包括: 一对位线，以及 多个存储单元，连接至所述一对位线； 多条全局位线，每条全局位线均连接至所述存储块中的至少一个； 用于所述全局位线的公共预充电电路，所述预充电电路被配置为一次一条地将所述全局位线预充电至预充电电压；以及 选择电路，连接在所述预充电电路和所述全局位线之间，所述选择电路被配置为一次一条地将所述全局位线连接至所述预充电电路。2.根据权利要求1所述的存储器，其中，所述预充电电压被配置为低于施加给所述预充电电路的电源电压。3.根据权利要求1所述的存储器，进一步包括: 用于所述全局位线的公共的保持电路，所述保持电路连接至所述预充电电路，并被配置为维持当前通过所述选择电路连接至所述预充电电路的所述全局位线上的所述预充电电压。4.根据权利要求1所述的存储器，进一步包括: 用于所述全局位线的公共的输出线； 其中， 所述预充电电路连接至所述输出线；以及 所述选择电路被配置为一次一条地将所述全局位线连接至所述输出线。5.根据权利要求4所述的存储器，进一步包括: 公...

【专利技术属性】
技术研发人员：杨荣平，郑宏正，邱志杰，黄家恩，李政宏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：