由差动存储器胞组成的非易失性存储器制造技术

本发明专利技术提供一种由差动存储器胞组成的非易失性存储器，包括存储器胞阵列、感测放大器、开关元件与电源切换电路。存储器胞内的选定存储器胞具有第一子存储器胞连接至字线、位线与该源极线，第二子存储器胞连接至字线、反相位线与反相源极线。在读取周期，字线的动作期间包括第一期间与第二期间。在第一期间，第一子存储器胞在第一电流路径上产生一第一读取电流，且该第二子存储器胞在该第二电流路径上产生一第二读取电流。当该第一读取电流大于该第二读取电流时，该第二电流路径在该第二期间呈现断开状态。当该第二读取电流大于该第一读取电流时，该第一电流路径在该第二期间呈现断开状态。

Non-volatile memory consisting of differential memory cells

【技术实现步骤摘要】
由差动存储器胞组成的非易失性存储器
本专利技术涉及一种非易失性存储器，且特别涉及一种由差动存储器胞组成的非易失性存储器。
技术介绍
请参照图1A，其所绘示为已知差动存储器胞示意图。差动存储器胞(differentialcell)c1中包括二个子存储器胞(sub-cell)cx、cy，且每个子存储器胞cx、cy中皆包括一浮动栅晶体管(floatinggatetransistor)。因此，差动存储器胞c1为一种浮动栅型差动存储器胞(floatinggatetypedifferentialcell)。如图1A所示，子存储器胞cx中包括浮动栅晶体管M1，子存储器胞cy中包括浮动栅晶体管M2。浮动栅晶体管M1的控制栅极端(controlgate)连接至字线(wordline)WL，漏极端连接至位线BL，源极端连接至源极线SL。浮动栅晶体管M2的控制栅极端连接至字线WL，漏极端连接至反相位线BLb，源极端连接至反相源极线SLb。基本上，提供适当的偏压至字线WL、位线BL、反相位线BLb、源极线SL、反相源极线SLb后，可以对差动存储器胞c1进行编程动作(programaction)或者读取动作(readaction)。一般来说，在编程动作时，差动存储器胞c1会被编程，并使得差动存储器胞c1中的二个子存储器胞cx、cy呈现互补的状态(complementarystate)。举例来说，子存储器胞cx被编程为开启状态(on状态)，子存储器胞cy被编程为不开启状态(off状态)。或者，存储器胞cx被编程为off状态，子存储器胞cy被编程为on状态。再者，对差动存储器胞c1进行读取动作时，需要动作(activate)字线WL。当字线WL动作时，on状态的子存储器胞可以产生较大的存储器胞电流(cellcurrent)，off状态的子存储器胞产生的存储器胞电流几乎为零。而比较二个子存储器胞所产生的存储器胞电流，即可判定该存储器胞c1的存储状态。基本上，读取动作时的存储器胞电流即为读取电流(readcurrent)。举例来说，在编程动作时，子存储器胞cx被编程为on状态，子存储器胞cy被编程为off状态。在读取动作时，子存储器胞cx产生的读取电流Ix会大于子存储器胞cy所产生的读取电流Iy。所以存储器胞c1被判定为第一存储状态。反之，在编程动作时，子存储器胞cx被编程为off状态，子存储器胞cy被编程为on状态。在读取动作时，子存储器胞cx产生的读取电流Ix会小于子存储器胞cy所产生的读取电流Iy。所以存储器胞c1被判定为第二存储状态。再者，图1A中的二个子存储器胞cx、cy皆以n型浮动栅极晶体管M1、M2为例来进行说明。在实际的运用上，也可以有其他结构的差动存储器胞，例如由二个p型浮动栅极晶体管所构成的差动存储器胞，或者由二个反熔丝型晶体管(anti-fusetypetransistor)所构成的反熔丝型差动存储器胞(anti-fusetypedifferentialcell)。参照图1B，其所绘示为差动存储器胞(differentialcell)组成存储器胞阵列。存储器胞阵列110由m×n个差动存储器胞c11～cmn所组成。存储器胞阵列110中，m条字线WL1～WLm连接至对应m行上的n个差动存储器胞。再者，同一行上的n个差动存储器胞对应地连接至n个位线对(bitlinepair)BL1与BLb1～BLn与BLbn以及n个源极线对(sourcelinepair)SL1与SLb1～SLn与SLbn。其中，每一个位线对包括位线与反相位线，每一个源极线对包括源极线与反相源极线。以第一行的差动存储器胞c11为例，其连接至字线WL1、位线对BL1与BLb1以及源极线对SL1与SLb1。而其他的差动存储器胞c12～c1n的连接关系类似，此处不再赘述。在编程动作时，m条字线WL1～WLm其中之一动作(activate)，而对应的行即为选定行(selectedrow)，此选定行中的n个差动存储器胞即为选定差动存储器胞，且n个选定差动存储器胞会被编程。换句话说，在编程动作时，选定行中的每一个选定差动存储器胞内的二个子存储器胞皆会被编程为互补的状态。在读取动作时，m条字线WL1～WLm其中之一动作并决定一选定行。此时，选定行中的每一个选定差动存储器胞皆会在对应的位线对上产生读取电流。接着，比较位线对上的二个读取电流即可判定对应存储器胞的存储状态。已知的存储器胞阵列在读取动作时，在一条字线动作的期间(activationperiod)，该选定行的选定差动存储器胞皆会在对应的位线与反相位线上产生读取电流。并且，当该字线的动作期间结束后，选定差动存储器胞才会停止产生读取电流。
技术实现思路
本专利技术涉及一种非易失性存储器，包括：一存储器胞阵列，连接至一字线、一位线、一反相位线、一源极线与一反相源极线，其中一选定差动存储器胞中的一第一子存储器胞连接至该字线、该位线与该源极线，且该选定差动存储器胞中的一第二子存储器胞连接至该字线、该反相位线与该反相源极线；一感测放大器，具有一数据线与一反相数据线，该感测放大器根据该数据线与该反相数据线的信号产生一输出信号与一反相输出信号；一开关元件，具有一第一开关电路连接在该数据线与该位线之间，以及一第二开关电路连接在该反相数据线与该反相位线之间；以及一电源切换电路，连接至该位线、该反相位线、该源极线与该反相源极线；其中，在一读取周期，该字线的一动作期间包括一第一期间与一第二期间；在该第一期间，该数据线、该第一开关电路、该位线、该第一子存储器胞、该源极线与该电源切换电路形成一第一电流路径，且该第一子存储器胞在该第一电流路径上产生一第一读取电流；在该第一期间，且该反相数据线、该第二开关电路、该反相位线、该第二子存储器胞、该反相源极线与该电源切换电路形成一第二电流路径，且该第二子存储器胞在该第二电流路径上产生一第二读取电流；以及其中，当该第一读取电流大于该第二读取电流时，该第二电流路径在该第二期间呈现断开状态；以及当该第二读取电流大于该第一读取电流时，该第一电流路径在该第二期间呈现断开状态。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：附图说明图1A为已知差动存储器胞示意图。图1B为差动存储器胞组成存储器胞阵列。图2为本专利技术非易失性存储器示意图。图3A为本专利技术非易失性存储器的第一实施例。图3B与图3C为第一实施例非易失性存储器的相关信号示意图。图4为本专利技术非易失性存储器的第二实施例。图5为本专利技术非易失性存储器的第三实施例。【符号说明】110：存储器胞阵列220：感测电路221～22z：感测放大器230、240、250：电源切换电路232、234、243、245：与门244、246：非门具体实施方式请参照图2，其所绘示为本专利技术非易失性存储器示意图。非易失性存储器包括：电源切换电路(powerswitchingcircuit)230、存储器胞阵列110、选择电路(selectingcircuit)210、感测电路(sensingcircuit)220以及控制电路(未绘示)。其中，控制电路(未绘示)可在编程动作与读取动作时控制存储器胞阵列110、选择电路210与电源切换电路230。再者，存储本文档来自技高网...

【技术保护点】
1.一种非易失性存储器，包括：存储器胞阵列，连接至字线、位线、反相位线、源极线与反相源极线，其中选定差动存储器胞中的第一子存储器胞连接至该字线、该位线与该源极线，且该选定差动存储器胞中的第二子存储器胞连接至该字线、该反相位线与该反相源极线；感测放大器，具有数据线与反相数据线，该感测放大器根据该数据线与该反相数据线的信号产生输出信号与反相输出信号；开关元件，具有第一开关电路连接在该数据线与该位线之间，以及第二开关电路连接在该反相数据线与该反相位线之间；以及电源切换电路，连接至该位线、该反相位线、该源极线与该反相源极线；其中，在读取周期，该字线的动作期间包括第一期间与第二期间；在该第一期间，该数据线、该第一开关电路、该位线、该第一子存储器胞、该源极线与该电源切换电路形成第一电流路径，且该第一子存储器胞在该第一电流路径上产生第一读取电流；在该第一期间，且该反相数据线、该第二开关电路、该反相位线、该第二子存储器胞、该反相源极线与该电源切换电路形成第二电流路径，且该第二子存储器胞在该第二电流路径上产生第二读取电流；以及其中，当该第一读取电流大于该第二读取电流时，该第二电流路径在该第二期间呈现断开状态；以及当该第二读取电流大于该第一读取电流时，该第一电流路径在该第二期间呈现断开状态。...

【技术特征摘要】
2018.07.31 TW 107126556;2018.01.10 US 62/615,4631.一种非易失性存储器，包括：存储器胞阵列，连接至字线、位线、反相位线、源极线与反相源极线，其中选定差动存储器胞中的第一子存储器胞连接至该字线、该位线与该源极线，且该选定差动存储器胞中的第二子存储器胞连接至该字线、该反相位线与该反相源极线；感测放大器，具有数据线与反相数据线，该感测放大器根据该数据线与该反相数据线的信号产生输出信号与反相输出信号；开关元件，具有第一开关电路连接在该数据线与该位线之间，以及第二开关电路连接在该反相数据线与该反相位线之间；以及电源切换电路，连接至该位线、该反相位线、该源极线与该反相源极线；其中，在读取周期，该字线的动作期间包括第一期间与第二期间；在该第一期间，该数据线、该第一开关电路、该位线、该第一子存储器胞、该源极线与该电源切换电路形成第一电流路径，且该第一子存储器胞在该第一电流路径上产生第一读取电流；在该第一期间，且该反相数据线、该第二开关电路、该反相位线、该第二子存储器胞、该反相源极线与该电源切换电路形成第二电流路径，且该第二子存储器胞在该第二电流路径上产生第二读取电流；以及其中，当该第一读取电流大于该第二读取电流时，该第二电流路径在该第二期间呈现断开状态；以及当该第二读取电流大于该第一读取电流时，该第一电流路径在该第二期间呈现断开状态。2.如权利要求1所述的非易失性存储器，其中该开关元件的该第一开关电路为第一传输门且该第二开关电路为第二传输门；该第一传输门的第一端连接至该位线，该第一传输门的第二端连接至该数据线，该第一传输门的控制端接收选择信号，该第一传输门的反相控制端接收反相选择信号；以及，该第二传输门的第一端连接至该反相位线，该第二传输门的第二端连接至该反相数据线，该第二传输门的控制端接收该选择信号，该第二传输门的反相控制端接收该反相选择信号。3.如权利要求2所述的非易失性存储器，其中该电源切换电路包括：第一开关晶体管，具有第一端接收电源电压，第二端连接至该源极线，控制端接收源极线致能信号；第二开关晶体管，具有第一端接收该电源电压，第二端连接至该反相源极线，控制端接收反相源极线致能信号；第一与门，具有二输入端分别接收读取信号与该输出信号，输出端产生该源极线致能信号；第二与门，具有二输入端分别接收该读取信号与该反相输出信号，输出端产生该反相源极线致能信号；第三开关电路，连接在该位线与该源极线之间；第四开关电路，连接在该反相位线与该反相源极线之间，其中，在该读取周期该第三开关电路与该第四开关电路呈现断开状态；第三开关晶体管，具有第一端接收充电电压，第二端连接至该位线，控制端接收预充电信号；以及第四开关晶体管，具有第一端接收该充电电压，第二端连接至该反相位线，控制端接收该预充电信号。4.如权利要求3所述的非易失性存储器，其中，在该读取周期时，该读取信号为高电平；在该动作期间之前，该预充电信号控制该第三开关晶体管与该第四开关晶体管，使得该位线与该反相位线被预充电至该充电电压；以及在该动作期间时，该选择信号为该高电平。5.如权利要求1所述的非易失性存...

【专利技术属性】
技术研发人员：柏正豪，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾,71