A memory unit includes a substrate and a floating gate memory unit. The floating gate memory unit includes erasing gate structure, floating gate structure, selecting gate, common source and drain. The common source is arranged in the substrate, and the erasing gate structure is arranged on the common source. The floating gate structure protrudes from the groove of the substrate at the two opposite sides of the erasing gate structure. A method for controlling memory cells includes applying the programmed voltage of the erased gate to the erased gate structure, applying the programmed voltage of the control gate to the common source, applying the sequenced voltage of bit threads to the drain, and applying the sequenced voltage of word threads to the selected gate, in which the programmed voltage of the control gate is larger than the programmed voltage of the erased gate.
【技术实现步骤摘要】
记忆体装置的控制方法
本揭露是有关于一种记忆体装置与记忆体装置的控制方法，且特别是有关于一种具有浮动栅极的记忆体装置与记忆体装置的控制方法。
技术介绍
半导体集成电路(IC)工业在过去几十年中已经历指数增长。在IC进化中，功能密度(亦即，单位晶片面积的互连装置的数目)实质已增加，而几何尺寸(亦即，可使用制造制程产生的最小元件(或接线))已减小。超闪技术已使设计者能够通过使用分栅快闪记忆体单元(cell)来创建成本有效且高效能的可程序化SOC(晶片上系统)解决方案。第三代嵌入式超闪(ESF3)记忆体的大幅缩小使得能够设计具有极高记忆体阵列密度的快闪记忆体。
技术实现思路
根据本揭露的一些实施例，本揭露揭示了一种用于控制记忆体装置的方法。在此方法中，首先，提供记忆体装置。记忆体装置包括多个记忆体单元及多个控制电路。记忆体单元中的每一者包括安置于基板上的浮动栅极记忆体单元。浮动栅极记忆体单元包括擦除栅极结构、浮动栅极结构及共用源极。擦除栅极结构安置于基板的表面上。共用源极安置于基板中且下伏于擦除栅极结构。浮动栅极结构自基板的凹槽突出且邻接擦除栅极结构。浮动栅极结构邻接擦除栅...
【技术保护点】
1.一种记忆体装置的控制方法，其特征在于，该方法包含：提供包含多个记忆体单元及多个控制电路的该记忆体装置，且所述多个记忆体单元中的每一者包含：安置于一基板上的一浮动栅极记忆体单元，其中该浮动栅极记忆体单元包含：安置于该基板的一表面上的一擦除栅极结构；安置于该基板中且下伏于该擦除栅极结构的一共用源极；以及自该基板的一凹槽突出的一浮动栅极结构，其中该浮动栅极结构邻接该擦除栅极结构及该共用源极；执行一程序化阶段以通过使用所述多个控制电路来程序化所述多个记忆体单元中的至少一者，其中该程序化阶段包含：将一擦除栅极程序化电压施加于该擦除栅极结构上；以及将一控制栅极程序化电压施加于该共用...
【技术特征摘要】
2017.11.30 US 62/593,066;2018.10.26 US 16/172,0571.一种记忆体装置的控制方法，其特征在于，该方法包含：提供包含多个记忆体单元及多个控制电路的该记忆体装置，且所述多个记忆体单元中的每一者包含：安置于一基板上的一浮动栅极记忆体单元，其中该浮动栅极记忆体单元包含：安置于该基...
【专利技术属性】
技术研发人员：曾郁雯，杨宗谕，黄仲仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71
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