具有差分存储单元的随机码产生器及相关控制方法技术

一种随机码产生器，包括：差分存储单元阵列、电源电路、电压检测器、控制电路与读写电路。电源电路将供应电压提供制节点，差分存储单元阵列包括多个差分存储单元。每个存储单元中包括两个子存储单元。于注册动作时，两个子存储单元基于先天的制造变异，仅其中一个会被编程，另一个则会被抑制编程，并根据差分存储单元的存储状态来产生随机码。

Random Code Generator with Differential Memory Unit and Related Control Method

A random code generator includes a differential memory cell array, a power supply circuit, a voltage detector, a control circuit and a read-write circuit. The power supply circuit will supply the voltage supply node, and the differential memory cell array includes multiple differential memory cells. Each storage unit includes two sub-storage units. When registering an action, two sub-storage units are based on innate manufacturing variations. Only one of them is programmed, while the other is suppressed, and random codes are generated according to the storage state of the differential storage unit.

【技术实现步骤摘要】
具有差分存储单元的随机码产生器及相关控制方法
本专利技术是一种随机码产生器及相关控制方法，且特别是有关于一种具有差分存储单元的随机码产生器及相关控制方法。
技术介绍
众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非易失性存储器制造完成并出厂后，使用者即可以编程(program)非易失性存储器的存储单元，进而将数据记录在非易失性存储器的存储单元中。参照图1A与图1B，其所图示为已知的浮动栅极型差分存储单元(floatinggatetypedifferentialcell)电路图以及偏压示意图。浮动栅极型差分存储单元10包括：两个子存储单元(subcell)12、14。其中，子存储单元12、14的结构相同。浮动栅极型差分存储单元10具有四个端点a1～a4，分别连接至源极控制线(sourcecontrolline)CLs、字线WL、比特线BL1与比特线BL2。其中，两个选择晶体管ms1、ms2的源极连接至端点a1，两个选择晶体管ms1、ms2的栅极连接至端点a2。浮动栅极晶体管mf1的漏极连接至端点a3，栅极为浮接，源极连接至选择晶体管ms1的漏极。浮动栅极晶体管mf2的漏极连接至端点a4，栅极为浮接，源极连接至选择晶体管ms2的漏极。于编程动作(PGM)时，浮动栅极型差分存储单元10中的两个子存储单元12、14必须被编程为不同的状态。如图1B所示，当选择电压Vse1(例如，接地电压(0V))提供至字线WL与比特线BL1、且编程电压Vpp提供至源极控制线CLs与比特线BL2时，选择晶体管ms1、ms2开启(turnon)。此时，子存储单元12产生编程电流且子存储单元14未产生编程电流。因此，浮动栅极晶体管mf1的浮动栅极注入热载流子(hotcarrier)，使得子存储单元12被编程为开启状态(onstate)；浮动栅极晶体管mf2的浮动栅极没有注入热载流子，使得子存储单元14被编程为断开状态(offstate)。此外，当子存储单元12为开启状态(onstate)且子存储单元14为断开状态(offstate)时，定义浮动栅极型差分存储单元10被编程为第一存储状态(firststoragestate)。当然，浮动栅极型差分存储单元10也可以利用其他的偏压方式来编程为第一存储状态。举例来说，将编程电压Vpp提供至源极控制线CLs，将接地电压(0V)提供至字线WL与比特线BL1，并将比特线BL2浮接(floating)时，浮动栅极型差分存储单元10也可被编程为第一存储状态。此外，当选择电压Vse1提供至字线WL与比特线BL2、且编程电压Vpp提供至源极控制线CLs与比特线BL1时，选择晶体管ms1、ms2开启(turnon)。此时，子存储单元14产生编程电流且子存储单元12未产生编程电流。因此，浮动栅极晶体管mf2的浮动栅极注入热载流子(hotcarrier)，使得子存储单元14被编程为开启状态(onstate)；浮动栅极晶体管mf1的浮动栅极没有注入热载流子，使得子存储单元12被编程为断开状态(offstate)。此外，当子存储单元12为断开状态(offstate)且子存储单元14为开启状态(onstate)时，定义浮动栅极型差分存储单元10被编程为第二存储状态(secondstoragestate)。当然，浮动栅极型差分存储单元10也可以利用其他的偏压方式来编程为第二存储状态。举例来说，将编程电压Vpp提供至源极控制线CLs，将接地电压(0V)提供至字线WL与比特线BL2，并将比特线BL1浮接(floating)时，浮动栅极型差分存储单元10也可被编程为第二存储状态。另外，于进行读取动作(READ)时，选择电压Vse1提供至字线WL、比特线BL1与比特线BL2，且读取电压(readvoltage)Vr提供至源极控制线CLs。假设浮动栅极型差分存储单元10为第一存储状态时，则子存储单元12会输出较大的读取电流(readcurrent)至比特线BL1，而则子存储单元14会输出几乎为零的读取电流至比特线BL2。反之，如果浮动栅极型差分存储单元10为第二存储状态时，则子存储单元12会输出几乎为零的读取电流至比特线BL1，而子存储单元14会输出较大的读取电流至比特线BL2。换言之，于读取动作时，可以比较比特线BL1与比特线BL2上的读取电流大小，来判断浮动栅极型差分存储单元10的存储状态。另外，图1A中的每一个子存储单元12、14都是由二个晶体管所构成。当然，子存储单元也由更多个晶体管来构成。举例来说，在选择晶体管与浮动栅极晶体管之间连接一个跟随晶体管(followingtransistor)，跟随晶体管的栅极连接至跟随栅线(followinggateline)，源极连接至选择晶体管漏极，漏极连接至浮动栅极晶体管的源极。此外，除了利用p型晶体管构成子存储单元12、14之外，也可以利用n型晶体管来构成子存储单元，并组合成浮动栅极型差分存储单元。参照图2A与图2B，其所图示为已知的反熔丝型差分存储单元(antifusetypedifferentialcell)电路图以及偏压示意图。反熔丝型差分存储单元20包括：两个子存储单元(subcell)22、24。其中，子存储单元22、24的结构相同。反熔丝型差分存储单元20具有四个端点b1～b4，分别连接至反熔丝控制线(antifusecontrolline)CLaf、字线WL、比特线BL1与比特线BL2。其中，选择晶体管Ms1的源极连接至端点b3，栅极连接至端点b2。选择晶体管Ms2的源极连接至端点b4，栅极连接至端点b2。反熔丝晶体管Ma1的漏极为浮接，源极连接至选择晶体管Ms1的漏极，栅极连接至端点b1。反熔丝晶体管Ma2的漏极为浮接，源极连接至选择晶体管Ms2的漏极，栅极连接至端点b1。相同地，于编程动作(PGM)时，反熔丝型差分存储单元20中的两个子存储单元22、24必须被编程为不同的状态。如图2B所示，当选择电压Vse1(例如，3.3V)提供至字线WL、编程电压Vpp提供至反熔丝控制线CLaf与比特线BL2、且接地电压(0V)提供至比特线BL1时，选择晶体管Ms1、Ms2开启(turnon)。此时，子存储单元22产生编程电流，造成反熔丝晶体管Ma1的栅极氧化层破裂(rupture)，子存储单元22被编程为具有低电阻值的开启状态(onstate)。另外，且子存储单元24未产生编程电流，使得反熔丝晶体管Ma2的栅极氧化层不会破裂，子存储单元24被编程为具有高电阻值的断开状态(offstate)。此外，当子存储单元22为开启状态(onstate)且子存储单元24为断开状态(offstate)时，定义反熔丝型差分存储单元20被编程为第一存储状态(firststoragestate)。当然，反熔丝型差分存储单元20也可以利用其他的偏压方式来编程为第一存储状态。举例来说，将编程电压Vpp提供至反熔丝控制线CLaf，将选择电压Vse1提供至字线WL，将接地电压提供至比特线BL1，并将比特线BL2浮接(floating)时，反熔丝型差分存储单元20也可被编程为第一存储状态。当选择电压Vse1提供至字线WL、编程电压Vpp提供至反熔丝控制线CLaf与比本文档来自技高网...

【技术保护点】
1.一种随机码产生器，包括：电源电路，提供供应电压至节点；差分存储单元阵列，包括多个差分存储单元，每个差分存储单元包括两个子存储单元；其中，该差分存储单元阵列还包括第一端点经由控制线连接至该节点、第二端点连接至字线、第三端点连接至第一比特线以及第四端点连接至第二比特线；电压检测器，连接至该节点，以检测该节点的节点电压；读写电路，连接至该第一比特线与该第二比特线；以及控制电路，连接至该字线、该电源电路、该电压检测器与该读写电路；其中，于注册动作时，该电源电路将该供应电压提供至该控制线，该读写电路提供接地电压至该第一比特线与该第二比特线，该控制电路提供选择电压至该字线，用以注册该差分存储单元阵列中的选定存储单元，使得该两个子存储单元中的一个被编程为开启状态，且该两个子存储单元中的另一被抑制编程为断开状态；以及其中，该读写电路判断该选定存储单元的存储状态，并作为随机码的一个比特。

【技术特征摘要】
2017.10.13 US 62/571,8331.一种随机码产生器，包括：电源电路，提供供应电压至节点；差分存储单元阵列，包括多个差分存储单元，每个差分存储单元包括两个子存储单元；其中，该差分存储单元阵列还包括第一端点经由控制线连接至该节点、第二端点连接至字线、第三端点连接至第一比特线以及第四端点连接至第二比特线；电压检测器，连接至该节点，以检测该节点的节点电压；读写电路，连接至该第一比特线与该第二比特线；以及控制电路，连接至该字线、该电源电路、该电压检测器与该读写电路；其中，于注册动作时，该电源电路将该供应电压提供至该控制线，该读写电路提供接地电压至该第一比特线与该第二比特线，该控制电路提供选择电压至该字线，用以注册该差分存储单元阵列中的选定存储单元，使得该两个子存储单元中的一个被编程为开启状态，且该两个子存储单元中的另一被抑制编程为断开状态；以及其中，该读写电路判断该选定存储单元的存储状态，并作为随机码的一个比特。2.如权利要求1所述的随机码产生器，其中该电源电路包括：电压源，输出该供应电压；充电电路，包括开关与电容器，其中该开关的一端接收该供应电压，该开关的另一端连接至该节点，该电容器连接于该节点，该节点连接至该控制线；其中，于该注册动作时，该开关短暂地闭合后被断开，使得该电容器充电至该供应电压并提供至该控制线。3.如权利要求2所述的随机码产生器，其中当该节点电压的电压下降斜率不大于预设下降斜率时，该开关再次短暂地闭合后断开，使得该电容器再次充电至该供应电压。4.如权利要求1所述的随机码产生器，其中该电源电路为限电流电路，该限电流电路可以将传输至该节点的电流约束在设定电流范围。5.如权利要求1所述的随机码产生器，其中该选定存储单元包括：第一子存储单元，包括至少一个第一选择晶体管与至少一个第一浮动栅极晶体管，其中该至少一个第一选择晶体管的源极连接至该第一端点，该至少一个第一选择晶体管的栅极连接至该第二端点，该至少一个第一选择晶体管的漏极连接至该至少一个第一浮动栅极晶体管的源极，该至少一个第一浮动栅极晶体管的漏极连接至该第三端点，该至少一个第一浮动栅极晶体管的栅极是浮接的；以及第二子存储单元，包括至少一个第二选择晶体管与至少一个第二浮动栅极晶体管，其中该至少一个第二选择晶体管的源极连接至该第一端点，该至少一个第二选择晶体管的栅极连接至该第二端点，该至少一个第二选择晶体管的漏极连接至该至少一个第二浮动栅极晶体管的源极，该至少一个第二浮动栅极晶体管的漏极连接至该第四端点，该至少一个第二浮动栅极晶体管的栅极是浮接的；其中，该第一子存储单元中的该至少一个第一选择晶体管与该至少一个第一浮动栅极晶体管与该第二子存储单元中的该至少一个第二选择晶体管与该至少一个第二浮动栅极晶体管的数量相等。6.如权利要求1所述的随机码产生器，其中该选定存储单元包括：第一子存储单元，包括至少一个第一选择晶体管与至少一个第一反熔丝晶体管，其中该至少一个第一选择晶体管的源极连接至该第三端点，该至少一个第一选择晶体管的栅极连接至该第二端点，该至少一个第一选择晶体管的漏极连接至该至少一个第一反熔丝晶体管的源极，该至少一个第一反熔丝晶体管的栅极连接至该第一端点，该至少一个第一反熔丝晶体管的漏极是浮接的；以及第二子存储单元，包括至少一个第二选择晶体管与至少一个第二反熔丝晶体管，其中该至少一个第二选择晶体管的源极连接至该第四端点，该至少一个第二选择晶体管的栅极连接至该第二端点，该至少一个第二选择晶体管的漏极连接至该至少一个第二反熔丝晶体管的源极，该至少一个第二反熔丝晶体管的栅极连接至该第一端点，该至少一个第二反熔丝晶体管的漏极是浮接的；其中，该第一子存储单元中的该至少一个第一选择晶体管与该至少一个第一反熔丝晶体管与该第二子存储单元中的该至少一个第二选择晶体管与该至少一个第二反熔丝晶体管的数量相等。7.如权利要求1所述的随机码产生器，其中当该节点电压小于预设电压时，该控制电路控制该读...

【专利技术属性】
技术研发人员：林俊宏，卢俊宏，黄士展，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾,71