三维半导体存储器件和制造其的方法技术

提供了三维半导体存储器件和制造其的方法。一种存储器件可以包括：半导体层，包括第一区和第二区；第一垂直结构，在第一区上并在与半导体层的顶表面垂直的第一方向上延伸；以及第二垂直结构，在第二区上并在第一方向上延伸。第一垂直结构可以包括在第一方向上延伸并与半导体层接触的垂直半导体图案、以及围绕垂直半导体图案的第一数据存储图案。第二垂直结构可以包括在第一方向上延伸并与半导体层接触的绝缘结构、以及围绕绝缘结构的第二数据存储图案。

Three Dimensional Semiconductor Memory Devices and Their Manufacturing Method

A three-dimensional semiconductor memory device and its fabrication method are provided. A memory device may include a semiconductor layer, including a first and a second region; a first vertical structure extending in the first region and in the first direction perpendicular to the top surface of the semiconductor layer; and a second vertical structure extending in the second region and in the first direction. The first vertical structure may include a vertical semiconductor pattern extending in the first direction and contacting the semiconductor layer, and a first data storage pattern surrounding the vertical semiconductor pattern. The second vertical structure may include an insulating structure extending in the first direction and contacting the semiconductor layer, and a second data storage pattern surrounding the insulating structure.

【技术实现步骤摘要】
三维半导体存储器件和制造其的方法
本公开涉及三维半导体存储器件和制造其的方法，更具体地，涉及具有提高的可靠性和集成度的三维半导体存储器件和制造该三维半导体存储器件的方法。
技术介绍
半导体器件已经日益集成以满足客户所期望的高性能特性和低制造成本。因为半导体器件的集成是决定产品价格的重要因素，所以尤其越来越需要高集成。典型的二维或平面半导体存储器件的集成部分地由单位存储单元所占据的面积决定，使得它极大地受到用于形成精细图案的技术水平影响。然而，增加图案精细度所需的越来越昂贵的处理设备会对增加二维或平面半导体存储器件的集成度设定实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
技术实现思路
本公开的一些方面提供了具有提高的可靠性和集成度的三维半导体存储器件。本公开的一些方面提供了制造三维半导体存储器件的方法，通过该方法可以提高三维半导体存储器件的生产率。本公开的目的不限于上述那些，并且本领域技术人员将由以下描述清楚地理解以上未提及的其它目的。根据本公开的方面，可以提供一种三维半导体存储器件。该三维半导体存储器件可以包括：半导体层，包括第一区和第二区；多个第一垂直结构，在第一区上并在与半导体层的顶表面垂直的第一方向上延伸；以及多个第二垂直结构，在第二区上并在第一方向上延伸。第一垂直结构的每个可以包括：垂直半导体图案，在第一方向上延伸并接触半导体层；以及第一数据存储图案，围绕垂直半导体图案。第二垂直结构的每个可以包括：绝缘柱，在第一方向上延伸并接触半导体层；以及第二数据存储图案，围绕绝缘柱。根据本公开的方面，一种三维半导体存储器件可以包括：衬底，具有第一区和第二区；电极结构，包括垂直地堆叠在衬底上的电极；多个第一垂直结构，在第一区上延伸到电极结构中；以及多个第二垂直结构，在第二区上延伸到电极结构中。第一垂直结构的每个可以包括：垂直半导体图案，延伸到电极结构中；以及第一数据存储图案，在垂直半导体图案与电极结构之间。第二垂直结构的每个可以包括：绝缘柱，穿透电极结构；以及第二数据存储图案，在绝缘柱与电极结构之间。绝缘柱的底表面可以低于垂直半导体图案的底表面和第二数据存储图案的底表面。根据本公开的方面，一种制造三维半导体存储器件的方法可以包括：在包括第一区和第二区的衬底上形成模制结构；图案化模制结构以形成第一垂直孔和第二垂直孔，第一垂直孔在第一区上延伸到模制结构中，第二垂直孔在第二区上延伸到模制结构中；在第一垂直孔中形成第一垂直结构并且在第二垂直孔中形成第二垂直结构，第一垂直结构和第二垂直结构的每个包括数据存储图案和垂直半导体图案；去除第二垂直结构的垂直半导体图案，以暴露第二垂直孔中的数据存储图案；以及在其中暴露数据存储图案的第二垂直孔中形成绝缘柱。附图说明图1示出显示了根据本公开的方面的三维半导体存储器件的单元阵列的电路图。图2示出显示了根据本公开的方面的三维半导体存储器件的俯视图。图3示出沿图2的线I-I'、II-II'和III-III'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。图4示出沿图2的线IV-IV'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。图5A和5B示出分别显示了图3的部分A和B的放大图。图5C示出显示了图3的部分C的放大图。图5D和5E示出显示了图2的部分D的放大图。图6示出显示了根据本公开的方面的三维半导体存储器件的俯视图。图7示出沿图6的线V-V'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。图8示出沿图2的线I-I'、II-II'和III-III'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。图9A和9B示出分别显示了图8的部分A和B的放大图。图10和11示出显示了根据本公开的方面的三维半导体存储器件的剖视图。图12至16示出显示了根据本公开的方面的三维半导体存储器件的俯视图。图17至21、23和25至28示出沿图2的线I-I'、II-II'和III-III'截取的剖视图，显示了根据本公开的方面的制造三维半导体存储器件的方法。图22A和22B示出分别显示了图21的部分P1和P2的放大图。图24示出图23的部分P2的放大图。具体实施方式在下文中，将结合附图详细描述本申请所提供的本专利技术构思的示例实施方式。图1示出显示了根据本公开的方面的三维半导体存储器件的单元阵列的电路图。参照图1，根据一些实施方式的三维半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL0至BL2、以及在公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。位线BL0至BL2可以二维地布置，并且多个单元串CSTR可以并联连接到位线BL0至BL2的每个。多个单元串CSTR可以共同连接到公共源极线CSL。例如，多个单元串CSTR可以设置在多个位线BL0至BL2与一个公共源极线CSL之间。公共源极线CSL可以被提供为多个，并且多个公共源极线CSL可以二维地布置。公共源极线CSL可以被供给相同的电压或者彼此独立地被电控制。在一些实施方式中，每个单元串CSTR可以包括串联连接的串选择晶体管SST1和SST2、串联连接的存储单元晶体管MCT、以及地选择晶体管GST。每个存储单元晶体管MCT可以包括数据存储元件。例如，每个单元串CSTR可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2。第二串选择晶体管SST2可以联接到位线BL0至BL2中的一个，并且地选择晶体管GST可以联接到公共源极线CSL。存储单元晶体管MCT可以串联连接在第一串选择晶体管SST1与地选择晶体管GST之间。或者，每个单元串CSTR可以包括一个串选择晶体管。每个单元串CSTR还可以包括连接在第一串选择晶体管SST1与存储单元晶体管MCT之间的虚设单元晶体管DMC。虽然未在图中示出，但是其它虚设单元晶体管DMC也可以连接在地选择晶体管GST与存储单元MCT之间。第一串选择晶体管SST1可以由第一串选择线SSL1控制，第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储单元晶体管MCT可以由多个字线WL0至WLn控制，虚设单元晶体管DMC可以由虚设字线DWL控制。地选择晶体管GST可以由地选择线GSL控制。公共源极线CSL可以共同连接到地选择晶体管GST的源极。因为一个单元串CSTR可以包括在离公共源极线CSL不同距离处的多个存储单元晶体管MCT，所以字线WL0至WLn和DWL可以设置在公共源极线CSL与位线BL0至BL2之间。存储单元晶体管MCT可以包括在离公共源极线CSL基本相同距离处的栅电极，并且栅电极可以共同连接到字线WL0至WLn和DWL中的一个，从而处于等电位状态。或者，虽然存储单元晶体管MCT的栅电极设置在离公共源极线CSL基本相同的距离处，但是设置在不同行或列处的栅电极可以彼此独立地被控制。图2示出显示了根据本公开的方面的三维半导体存储器件的俯视图。图3示出沿图2的线I-I'、II-II'和III-III'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。图4示出沿图2的线IV-IV'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。图5A和5B示出分别显示了图3的部分A和B的放大图。图5C示出显示了图3的部分C的本文档来自技高网...

【技术保护点】
1.一种三维半导体存储器件，包括：半导体层，包括第一区和第二区；多个第一垂直结构，在所述第一区域上，并且在与所述半导体层的顶表面垂直的第一方向上延伸；以及多个第二垂直结构，在所述第二区上，并且在所述第一方向上延伸，其中所述第一垂直结构的每个包括：垂直半导体图案，在所述第一方向上延伸并且接触所述半导体层；和第一数据存储图案，围绕所述垂直半导体图案的周边，以及其中所述第二垂直结构的每个包括：绝缘结构，在所述第一方向上延伸并且接触所述半导体层；和第二数据存储图案，围绕所述绝缘结构的周边。

【技术特征摘要】
2017.11.20 KR 10-2017-01551631.一种三维半导体存储器件，包括：半导体层，包括第一区和第二区；多个第一垂直结构，在所述第一区域上，并且在与所述半导体层的顶表面垂直的第一方向上延伸；以及多个第二垂直结构，在所述第二区上，并且在所述第一方向上延伸，其中所述第一垂直结构的每个包括：垂直半导体图案，在所述第一方向上延伸并且接触所述半导体层；和第一数据存储图案，围绕所述垂直半导体图案的周边，以及其中所述第二垂直结构的每个包括：绝缘结构，在所述第一方向上延伸并且接触所述半导体层；和第二数据存储图案，围绕所述绝缘结构的周边。2.根据权利要求1所述的器件，其中每个第一垂直结构包括第一宽度，以及每个第二垂直结构包括大于所述第一宽度的第二宽度。3.根据权利要求2所述的器件，其中：每个第一数据存储图案包括第一厚度，以及每个第二数据存储图案包括基本上等于或小于所述第一厚度的第二厚度。4.根据权利要求1所述的器件，其中所述第一数据存储图案和所述第二数据存储图案的每个包括顺序堆叠的隧道绝缘层、电荷存储层和阻挡绝缘层。5.根据权利要求1所述的器件，其中所述第二垂直结构之一的所述绝缘结构的底表面低于所述半导体层的所述顶表面。6.根据权利要求1所述的器件，其中所述第二垂直结构之一的所述绝缘结构的底表面低于所述第二数据存储图案的底表面。7.根据权利要求1所述的器件，其中所述半导体层包括：第一外延层，连接到所述第一区上的所述第一垂直结构之一的所述垂直半导体图案；以及第二外延层，接触所述第二区上的所述第二垂直结构之一的所述绝缘结构。8.根据权利要求7所述的器件，其中所述第一外延层包括第一高度，以及所述第二外延层包括小于所述第一高度的第二高度。9.根据权利要求1所述的器件，还包括电极结构，所述电极结构包括在所述第一方向上堆叠于所述半导体层上的电极，其中所述电极结构在第二方向上从所述第一区朝向所述第二区延伸，其中所述电极结构在所述第二区上具有阶梯结构，以及其中所述第二方向平行于所述半导体层的所述顶表面。10.根据权利要求9所述的器件，其中所述电极的每个包括在所述第二区上构成所述阶梯结构的垫，以及其中所述第二垂直结构中的一个或更多个延伸到所述电极的每个的所述垫中。11.根据权利要求10所述的器件，还包括联接到所述电极的所述垫的接触插塞，其中在俯视图中，所述第二垂直结构围绕所述接触插塞的每个。12.根据权利要求11所述的器件，其中所述接触插塞包括下接触插塞，所述下接触插塞联接到所述电极中的最下面的一个，以及其中所述下接触插塞包括比...

【专利技术属性】
技术研发人员：郑恩宅，申重植，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR