半导体装置制造方法及图纸

实施方式提供一种能够提高可靠性的半导体装置。实施方式的半导体装置(1)包括：半导体衬底(10)，具有相互对向的第1及第2主面，且在第1主面积层着第1配线层(18)及第2配线层(19)；第1电极(30)，设置在半导体衬底(10)内，将第1主面的第1配线层(18)与设置在第2主面的端子(BP‑A)电连接；以及第2电极(50)，设置在第2配线层上。第1电极(30)、第1配线层(18)、第2配线层(19)及第2电极(50)沿着与第1及第2主面垂直的第1方向(D3)配置。第2配线层(19)在与第2电极(50)的连接区域和第2配线层(19)的端部之间具有第1气隙(AG1)。

【技术实现步骤摘要】
半导体装置[相关申请]本申请享有以日本专利申请2017-178854号(申请日：2017年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体装置。
技术介绍
已知有通过硅贯通电极(TSV：Through-SiliconVia)而积层存储芯片的半导体装置。
技术实现思路
实施方式提供一种能够提高可靠性的半导体装置。实施方式的半导体装置包括：半导体衬底，具有相互对向的第1及第2主面，且在第1主面积层着第1及第2配线层；第1电极，设置在半导体衬底内，将第1主面的第1配线层与设置在第2主面的端子电连接；以及第2电极，设置在第2配线层上。第1电极、第1及第2配线层、以及第2电极沿着与第1及第2主面垂直的第1方向配置。第2配线层在与第2电极的连接区域和第2配线层的端部之间具有第1气隙。附图说明图1是第1实施方式的半导体装置的框图。图2是第1实施方式的半导体装置中的存储芯片与接口芯片的安装剖视图。图3是第1实施方式的半导体装置所具备的存储芯片中的电极TSV的剖视图。图4是第1实施方式的半导体装置所具备的存储芯片中的最上层的配线层的俯视图。图5是表示第1实施方式的半导体存储装置所具备的存储芯片中的配线层的制造步骤的剖视图。图6是表示配线间短路的例子的图。图7是第2实施方式的第1例的半导体装置所具备的存储芯片中的最上层的配线层的俯视图。图8是第2实施方式的第2例的半导体装置所具备的存储芯片中的最上层的配线层的俯视图。图9是第2实施方式的第3例的半导体装置所具备的存储芯片中的最上层的配线层的俯视图。图10是第2实施方式的第4例的半导体装置所具备的存储芯片中的最上层的配线层的俯视图。图11是第2实施方式的第5例的半导体装置所具备的存储芯片中的最上层的配线层的俯视图。图12是第2实施方式的第6例的半导体装置所具备的存储芯片中的最上层的配线层的俯视图。具体实施方式以下，参照附图对实施方式进行说明。于进行该说明时，在所有图中，对共通的部分标注共通的参照符号。1第1实施方式对第1实施方式的半导体装置进行说明。以下，作为半导体装置，列举具备NAND(NotAND，与非)型闪速存储器的存储器系统为例进行说明。1.1存储器系统的整体构成首先，使用图1对存储器系统的整体构成进行说明。如图1所示，存储器系统1具备存储介质100、接口(I/F)芯片400及控制器200。控制器200及存储介质100例如也可以通过它们的组合而构成一个半导体存储装置，作为其例，可列举像SDTM卡那样的存储卡或SSD(solidstatedrive，固态驱动器)等。存储介质100包含多个独立的芯片。在本实施方式中，对芯片为NAND型闪速存储器的情形进行说明。以下，将芯片称为“存储芯片MC”。在图1的例中，存储介质100包含8个存储芯片MC-1～MC-8。此外，存储介质100中所包含的存储芯片数量能够任意设定。存储芯片MC的详细内容在下文中进行叙述。接口芯片400在控制器200与存储介质100之间传输各种信号。控制器200经由I/F芯片400连接在存储介质100的各存储芯片MC，管理存储介质100的存储空间。另外，控制器200响应经由主机总线从主机设备2接收到的命令，命令存储介质100执行数据的读取动作、写入动作及删除动作等。另外，控制器200经由I/F芯片400，与存储介质100进行信号收发。更具体来说，控制器200与存储介质100进行例如8比特信号DQ＜7：0＞的收发。信号DQ＜7：0＞中包含例如数据DAT、地址ADD及指令CMD。另外，控制器200向存储介质100发送例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn及读取使能信号REn。信号CEn是用来启动对应的存储芯片MC的信号，例如以低电平(以下，也记为“L”电平)被激活。信号CLE及ALE是表示信号DQ＜7：0＞分别为指令及地址的信号，例如以高电平(以下，也记为“H”电平)被激活。信号WEn是用来将所接收到的信号输入到存储芯片MC内的信号，每当从控制器200接收信号DQ＜7：0＞时，均以例如“L”电平被激活。由此，每当写入使能信号Wen被触发时，信号DQ＜7：0＞均被输入到存储芯片MC中。信号REn是用来使控制器200从存储芯片MC中读取数据DAT的信号。读取使能信号REn例如以“L”电平被激活。由此，存储芯片MC基于要被触发的读取使能信号REn，将信号DQ＜7：0＞输出到控制器200。信号DQS及信号DQS的互补信号BDQS是从发送侧与信号DQ＜7：0＞(数据)一起被输出的时钟信号。数据接收侧对接收发送来的信号DQS及信号BDQS并获取数据的时序进行调整。1.2存储芯片的构成接下来，对存储芯片MC的构成进行说明。如图1所示，存储芯片MC各自具备存储单元阵列110、行解码器120、读出放大器130及定序器140。存储单元阵列110具备与行及列建立对应的多个非易失性的存储单元(未图示)。存储单元阵列110存储由控制器200供给的数据。行解码器120解码行地址。行解码器120基于解码结果，在存储单元阵列110中选择行方向，并施加所需电压。读出放大器130基于列地址选择对应的列。读出放大器130在读取数据时，从存储单元阵列110中读取数据DAT，并输出到控制器200。读出放大器130在写入数据时，将从控制器200接收到的写入数据DAT传输到存储单元阵列110。定序器140基于从控制器200接收到的指令CMD，控制存储芯片MC整体的动作。此外，存储芯片MC既可以是包含存储单元在半导体衬底上呈二维配置而成的存储单元阵列110的平面型NAND型闪速存储器，也可以是包含存储单元在半导体衬底上方呈三维配置而成的存储单元阵列110的三维积层型NAND型闪速存储器。关于三维积层型NAND型闪速存储器中的存储单元阵列110的构成，例如记载在名为“三维积层非易失性半导体存储器(THREEDIMENSIONALSTACKEDNONVOLATILESEMICONDUCTORMEMORY)”且在2009年3月19日提出申请的美国专利申请12/407,403号中。另外，记载在名为“三维积层非易失性半导体存储器(THREEDIMENSIONALSTACKEDNONVOLATILESEMICONDUCTORMEMORY)”且在2009年3月18日提出申请的美国专利申请12/406,524号、名为“非易失性半导体存储装置及其制造方法(NON-VOLATILESEMICONDUCTORSTORAGEDEVICEANDMETHODOFMANUFACTURINGTHESAME)”且在2010年3月25日提出申请的美国专利申请12/679,991号、名为“半导体存储器及其制造方法(SEMICONDUCTORMEMORYANDMETHODFORMANUFACTURINGSAME)”且在2009年3月23日提出申请的美国专利申请12/532,030号中。这些专利申请的全部内容通过参照引用在本说明书中。1.3I/F芯片及NAND型闪速存储器的安装接下来，使用图2对I/F芯片400及存储介质100的安装进行说明。如图2所示，在安装衬底S上搭载着I本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具备：半导体衬底，具有相互对向的第1及第2主面，且在所述第1主面积层着第1及第2配线层；第1电极，设置在所述半导体衬底内，并将所述第1主面的所述第1配线层与设置在所述第2主面的端子电连接；以及第2电极，设置在所述第2配线层上；所述第1电极、所述第1及第2配线层、以及所述第2电极沿着与所述第1及第2主面垂直的第1方向配置，所述第2配线层在与所述第2电极的连接区域和所述第2配线层的端部之间具有第1气隙。

【技术特征摘要】
2017.09.19 JP 2017-1788541.一种半导体装置，其特征在于，具备：半导体衬底，具有相互对向的第1及第2主面，且在所述第1主面积层着第1及第2配线层；第1电极，设置在所述半导体衬底内，并将所述第1主面的所述第1配线层与设置在所述第2主面的端子电连接；以及第2电极，设置在所述第2配线层上；所述第1电极、所述第1及第2配线层、以及所述第2电极沿着与所述第1及第2主面垂直的第1方向配置，所述第2配线层在与所述第2电极的连接区域和所述第2配线层的端部之间具有第1气隙。2.根据权利要求1所述的半导体装置，其特征在于：还具备第3配线层，所述第3配线层与所述第2配线层设置在同一层，且与所述第2配线层相邻，在所述第...

【专利技术属性】
技术研发人员：濑户基司，川口谷瞳，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP