半导体存储装置、存储器系统及执行读取动作的方法制造方法及图纸

实施方式提供一种半导体存储装置、存储器系统及执行读取动作的方法。实施方式的半导体存储装置包含：第1及第2存储器单元；第1及第2字线，分别连接在第1及第2存储器单元；以及控制电路，分别响应第1及第2指令集而执行读取动作。控制电路能够执行使用互不相同的第1至第3电压分别读取数据的第1序列及使用基于第1序列的结果的电压读取数据的第2序列。在基于第1指令集的第1存储器单元的读取动作中，连续地执行第1及第2序列。在接下来的基于第2指令集的第2存储器单元的读取动作中，执行基于第1存储器单元的读取动作中的第1序列的结果的第2序列。序列。序列。

【技术实现步骤摘要】
半导体存储装置、存储器系统及执行读取动作的方法
[0001]分案申请的相关信息
[0002]本案是分案申请。本案的母案是申请日为2017年3月10日、申请号为201710144254.4、专利技术名称为“半导体存储装置及存储器系统”的专利技术专利申请案。
[0003][相关申请][0004]本申请享有以日本专利申请2016
‑
161058号(申请日：2016年8月19日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。


[0005]实施方式涉及一种半导体存储装置及存储器系统。

技术介绍

[0006]作为半导体存储装置，已知有NAND(Not AND，与非)型闪存。

技术实现思路

[0007]实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。
[0008]实施方式的半导体存储装置包含：多个第1及第2存储器单元；第1及第2字线，分别连接在多个第1及第2存储器单元；以及控制电路，分别响应从外部接收的第1及第2指令集执行读取动作。控制电路能够在读取动作时执行第1及第2读取序列。在第1读取序列中，使用互不相同的第1至第3电压分别读取数据。在第2读取序列中，使用基于第1读取序列的结果的电压读取数据。在基于第1指令集的多个第1存储器单元的读取动作中，连续地执行第1及第2读取序列。在继多个第1存储器单元的读取动作后的基于第2指令集的多个第2存储器单元的读取动作中，执行使用了基于多个第1存储器单元的读取动作中的第1读取序列的结果的电压的第2读取序列。
附图说明
[0009]图1是第1实施方式的存储器系统的框图。
[0010]图2是第1实施方式的半导体存储装置的框图。
[0011]图3是第1实施方式的半导体存储装置所具备的存储器单元阵列的电路图。
[0012]图4是第1实施方式的半导体存储装置所具备的存储器单元的阈值分布。
[0013]图5是第1实施方式的半导体存储装置所具备的读出放大器模块的电路图。
[0014]图6是第1实施方式的半导体存储装置中的读取动作的说明图。
[0015]图7是第1实施方式的半导体存储装置中的读取动作的说明图。
[0016]图8是第1实施方式的存储器系统中的读取动作的流程图。
[0017]图9是第1实施方式的存储器系统中的读取动作的波形图。
[0018]图10是第1实施方式的存储器系统中的读取动作的指令序列。
[0019]图11是第1实施方式的存储器系统中的读取动作的指令序列。
[0020]图12是第1实施方式的存储器系统中的读取动作的指令序列。
[0021]图13是第2实施方式的存储器系统中的读取动作的流程图。
[0022]图14是第2实施方式的存储器系统中的读取动作的波形图。
[0023]图15是第3实施方式的存储器系统中的读取动作的流程图。
[0024]图16是第3实施方式的存储器系统中的读取动作的波形图。
[0025]图17是第4实施方式的存储器系统中的读取动作的流程图。
[0026]图18是第4实施方式的存储器系统中的读取动作的波形图。
[0027]图19是第5实施方式的存储器系统中的写入动作的流程图。
[0028]图20是第5实施方式的存储器系统中的读取动作的流程图。
[0029]图21是第5实施方式的存储器系统中的读取动作的波形图。
[0030]图22是第5实施方式的存储器系统中的写入动作的流程图。
[0031]图23是第5实施方式的存储器系统中的写入动作的流程图。
[0032]图24是第5实施方式的存储器系统中的写入动作的指令序列。
[0033]图25是变化例的存储器系统中的写入动作的波形图。
[0034]图26是变化例的存储器系统中的写入动作的波形图。
[0035]图27是变化例的存储器系统中的读取动作的流程图。
[0036]图28是变化例的存储器系统中的读取动作的波形图。
[0037]图29是变化例的存储器系统中的读取动作的指令序列。
[0038]图30是变化例的存储器系统中的读取动作的指令序列。
[0039]图31是变化例的存储器系统中的读取动作的指令序列。
具体实施方式
[0040]以下，参照附图对实施方式进行说明。所参照的附图为示意图。在以下的说明中，对于具有相同功能及构成的要素，附注共用的参照符号。构成参照符号的数字后的字母用于对通过包含相同数字的参照符号进行参照且具有相同构成的要素彼此进行区别。在无须将由包含相同数字的参照符号所表示的要素相互区别的情况下，这些要素是通过仅包含数字的参照符号来进行参照。
[0041][1]第1实施方式
[0042]以下，对第1实施方式的半导体存储装置及存储器系统进行说明。
[0043][1
‑
1]构成
[0044][1
‑1‑
1]存储器系统1的构成
[0045]首先，使用图1对存储器系统的构成进行说明。在图1中示出存储器系统的框图。如图1所示，存储器系统1具备半导体存储装置10及控制器20。
[0046]半导体存储装置10是非易失地存储数据的NAND型闪存。半导体存储装置10的构成的详细内容在下文中进行叙述。
[0047]控制器20响应来自外部的未图示的主机设备的命令，而命令半导体存储装置10进行读取、写入及删除等。另外，控制器20管理半导体存储装置10中的存储器空间。
[0048]如图1所示，控制器20具备处理器(CPU)21、内置存储器(RAM)22、ECC电路23、NAND接口电路24、缓冲存储器25及主机接口电路26。
[0049]处理器21对控制器20整体的动作进行控制。例如处理器21响应从主机设备接收的写入命令，发布基于NAND接口的写入命令。该动作在读取及删除的情况下也相同。
[0050]内置存储器22例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，且被用作处理器21的作业区域。内置存储器22保存用来管理半导体存储装置10的固件或各种管理表等。
[0051]ECC电路23进行数据的错误订正(ECC：Error Checking and Correcting，错误检查与订正)处理。具体来说，ECC电路23在写入数据时基于写入数据产生奇偶校验。然后，ECC电路23在读取数据时根据奇偶校验产生校验子来检测错误，并对所检测出的错误进行订正。
[0052]NAND接口电路24与半导体存储装置10连接，并负责与半导体存储装置10的通信。例如NAND接口电路24与半导体存储装置10之间发送及接收输入输出信号I/O。例如，控制器20发送至半导体存储装置10的输入输出信号I/O包含指令CMD、地址信息ADD及写入数据DAT，控制器20本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，其特征在于包含：存储器单元阵列，包括第1存储器单元、第2存储器单元及第3存储器单元；第1字线，连接于所述第1存储器单元的栅极；第2字线，连接于所述第2存储器单元的栅极；第3字线，连接于所述第3存储器单元的栅极；及控制电路，构成为：响应第1指令集而执行第1读取动作，响应随所述第1指令集之后的第2指令集而执行第2读取动作，及响应随所述第1指令集之后的第3指令集而执行第3读取动作；其中所述第1读取动作包括第1读取序列，其中所述控制电路施加互不相同的至少第1至第3电压至所述第1字线；在所述第2读取动作中，所述控制电路通过施加第1读取电压至所述第2字线，而从所述第2存储器单元读取数据，所述第1读取电压是基于所述第1读取动作的所述第1读取序列的结果而设定；且在所述第3读取动作中，所述控制电路通过施加第2读取电压至所述第3字线，而从所述第3存储器单元读取数据，所述第2读取电压独立于所述第1读取序列的所述结果而设定。2.根据权利要求1所述的半导体存储装置，其特征在于：所述第3指令集包括读取指令，所述读取指令是在读取也包括在所述第3指令集中的地址信息之前由所述控制电路读取。3.根据权利要求2所述的半导体存储装置，其特征在于：所述第1指令集包括第1特殊指令与读取指令，所述第1特殊指令是在读取所述第1指令集中的所述读取指令之前由所述控制电路读取，且所述第1指令集中的所述读取指令是在读取也包括在所述第1指令集中的地址信息之前由所述控制电路读取；且所述第2指令集包括第2特殊指令与读取指令，所述第2特殊指令是在读取所述第2指令集中的所述读取指令之前由所述控制电路读取，且所述第2指令集中的所述读取指令是在读取也包括在所述第2指令集中的地址信息之前由所述控制电路读取。4.根据权利要求1所述的半导体存储装置，其特征在于：所述第1读取动作包括第2读取序列，其中所述控制电路通过施加第3读取电压而从所述第1存储器单元读取所述数据，所述第3读取电压是基于所述第1读取序列的所述结果而设定。5.根据权利要求1所述的半导体存储装置，其特征在于还包含：第4字线，连接于所述存储器单元阵列的第4存储器单元的栅极；及第5字线，连接于所述存储器单元阵列的第5存储器单元的栅极；其中控制电路，构成为：响应第4指令集而执行第4读取动作，及响应随所述第4指令集之后的第5指令集而执行第5读取动作；所述第4读取动作包括第3读取序列，其中所述控制电路施加互不相同的至少第4至第6电压至所述第4字线；且在所述第5读取动作中，所述控制电路通过施加第3读取电压至所述第5字线，而从所述第5存储器单元读取数据，所述第3读取电压是基于所述第4读取动作的所述第3读取序列的结果而设定。
6.根据权利要求5所述的半导体存储装置，其特征在于：所述第3读取电压与所述第2读取电压不同。7.根据权利要求5所述的半导体存储装置，其特征在于：所述第1及第4指令集各自包括第1特殊指令，且所述第2及第5指令集各自包括第2特殊指令；及所述第1特殊指令是在读取也包括在所述第4指令集中的读取指令之前由所述控制电路读取，且所述第2特殊指令是在读取也包括在所述第5指令集中的读取指令之前由所述控制电路读取。8.一种存储器系统，其特征在于包含：控制器及根据权利要求1所述的半导体存储装置。9.一种半导体存储装置，其特征在于包含：存储器单元阵列，包括第1存储器单元、第2存储器单元、第3存储器单元及第4存储器单元；第1字线，连接于所述第1存储器单元的栅极；第2字线，连接于所述第2存储器单元的栅极；第3字线，连接于所述第3存储器单元的栅极；第4字线，连接于所述第4存储器单元的栅极；及控制电路，构成为：响应第1指令集而执行第1读取动作，响应随所述第1指令集之后的第2指令集而执行第2读取动作，响应随所述第2指令集之后的第3指令集而执行第3读取动作，及响应随所述第3指令集之后的第4指令集而执行第4读取动作；其中所述第1读取动作包括第1读取序列，其中所述控制电路施加互不相同的至少第1至第3电压至所述第1字线；在所述第2读取动作中，所述控制电路通过施加第1读取电压至所述第2字线，而从所述第2存储器单元读取数据；所述第3读取动作包括第3读取序列，其中所述控制电路施加互不相同的至少第4至第6电压至所述第3字线；且在所述第4读取动作中，所述控制电路通过施加第2读取电压至所述第4字线，而从所述第4存储器单元读取数据；其中所述第2指令集及所述第4指令集各自包括特殊指令与读取指令，所述读取指令是在读取也包括在各自的所述第2或第4指令集中的地址信息之前由所述控制电路读取；且所述第1读取电压与所述第2读取电压不同。10.根据权利要求9所述的半导体存储装置，其特征在于：所述第1指令集及所述第3指令集各自包括特殊指令与读取指令，所述读取指令是在读取也包括在各自的所述第1或第3指令集中的地址信息之前由所述控制电路读取。11.根据权利要求9所述的半导体存储装置，其特征在于：所述第1读取动作包括第2读取序列，其中所述控制电路通过施加第3读取电压而从所述第1存储器单元读取所述数据，所述第3读取电压是基于所述第1读取序列的所述结果而设定；且所述第3读取动作包括第4读取序列，其中所述控制电路通过施加第4读取电压而从所
述第3存储器单元读取所述数据，所述第4读取电压是基于所述第3读取序列的所述结果而设定。12.根据权利要求11所述的半导体存储装置，其特征在于：所述第1读取电压是基于所述第3读取电压而设定，且所述第2读取电压是基于所述第4读取电压而设定。13.一种存储器系统，其特征在于包含：控制器及根据权利要求9所述的半导体存储装置。14.一种在半导体存储装置执行读取动作的方法，其特征在于所述半导体存储装置包含：存储器单元阵列，包括第1存储器单元、第2存储器单元及第3存储器单元；第1字线，连接于所述第1存储器单元的栅极；第2字线，连接于所述第2存储器单元的栅极；及第3字线，连接于所述第3存储器单元的栅极；所述方法包含：响应第1指令集，在将互不相同的至少第1至第3电压施加至所述第1字线的期间，执行第1读取序列；响应随所述第1指令集之后的第2指令集，通过施加第1读取电压至所述第2字线，而从所述第2存储器单元读取数据，所述第1读取电压是基于所述第1读取序列的结果而设定；及响应随所述第1指令集之后的第3指令集，通过施加第2读取电压至所述第3字线，而从所述第3存储器单元读取数据，所述第2读取电压独立于所述第1读取序列的所述结果而设定。15.根据权利要求14所述的方法，其特征在于：所述第3指令集包括读取指令，所述读取指令是在读取也包括在所述第3指令集中的地址信息之前被读取。16.根据权利要...

【专利技术属性】
技术研发人员：金野隼人，原田佳和，柳平康辅，中井润，上絋恵，宇都宫裕子，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：