存储装置制造方法及图纸

实施方式的存储装置具备：第1存储单元阵列；第2存储单元阵列，相对于所述第1存储单元阵列配置在第1方向；第1接触插塞，在所述第1存储单元阵列中沿着所述第1方向延伸；以及第2接触插塞，在所述第2存储单元阵列中沿着所述第1方向延伸，且电连接在所述第1接触插塞。所述第1存储单元阵列包含在所述第1方向上积层的多个第1电极层、及贯通所述多个第1电极层的第1半导体柱，所述第2存储单元阵列包含在所述第1方向上积层的多个第2电极层、及贯通所述多个第2电极层的第2半导体柱。所述第1接触插塞电连接在所述第1半导体柱，所述第2接触插塞电连接在所述第2半导体柱。接在所述第2半导体柱。接在所述第2半导体柱。

【技术实现步骤摘要】
存储装置
[0001]分案申请的相关信息
[0002]本案是分案申请。该分案的母案是申请日为2017年9月6日、申请号为201710796424.7、专利技术名称为“存储装置”的专利技术专利申请案。
[0003][相关申请][0004]本申请享有以日本专利申请2017
‑
42675号(申请日：2017年3月7日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0005]实施方式涉及一种存储装置。

技术介绍

[0006]业界正在推进包含三维配置的存储单元的存储装置的开发。例如，NAND(Not AND，与非)型存储装置具备积层的多个电极层、及设置在将所述多个电极层在积层方向上贯通的存储器孔(memory hole)内的半导体柱。存储单元设置在半导体柱和电极层交叉的部分，沿着半导体柱配置。这种存储装置通过增加电极层的积层数，并通过存储器孔的微细化而增加该存储器孔的数量，能够增大存储容量。但是，在存储装置有限的芯片大小之下，增加存储器孔的数量并增加电极层的积层数存在极限。

技术实现思路

[0007]实施方式提供一种能够增大存储容量的存储装置。
[0008]实施方式的存储装置具备：第1存储单元阵列；第2存储单元阵列，相对于所述第1存储单元阵列配置在第1方向；第1接触插塞，在所述第1存储单元阵列中沿着所述第1方向延伸；及第2接触插塞，在所述第2存储单元阵列中沿着所述第1方向延伸，电连接在所述第1接触插塞。所述第1存储单元阵列包含：多个第1电极层，在所述第1方向上积层；及第1半导体柱，在所述第1方向上贯通所述多个第1电极层。所述第2存储单元阵列包含：多个第2电极层，在所述第1方向上积层；及第2半导体柱，在所述第1方向上贯通所述多个第2电极层。所述第1接触插塞电连接在所述第1半导体柱。所述第2接触插塞电连接在所述第2半导体柱。
附图说明
[0009]图1是表示第1实施方式的存储装置的示意剖视图。
[0010]图2A及2B是表示第1实施方式的存储装置的存储单元阵列的构成的示意俯视图。
[0011]图3是表示第1实施方式的存储装置的存储单元阵列的上表面的示意俯视图。
[0012]图4是表示第1实施方式的存储装置的存储单元阵列的示意剖视图。
[0013]图5(A)、(B)、(C)及(D)、6(A)、(B)及(C)、7(A)及(B)、8(A)及(B)、图9及图10是表示第1实施方式的存储装置的存储单元阵列的制造过程的示意剖视图。
[0014]图11是表示第2实施方式的存储装置的存储单元阵列的构成的示意俯视图。
[0015]图12A及12B是表示第2实施方式的存储装置的存储单元阵列的示意图。
[0016]图13A～13C是表示第2实施方式的存储装置的存储单元阵列的制造过程的示意图。
[0017]图14A～14C是表示第2实施方式的变化例的存储装置的存储单元阵列的制造过程的示意图。
[0018]图15A～15C是表示第2实施方式的其他变化例的存储装置的存储单元阵列的制造过程的示意图。
[0019]图16A及16B是表示第3实施方式的存储装置的制造过程的示意剖视图。
[0020]图17A～17C是表示第3实施方式的变化例的存储装置的制造过程的示意剖视图。
[0021]图18A及18B是表示第3实施方式的其他变化例的存储装置的制造过程的示意剖视图。
[0022]图19A及19B是表示第4实施方式的存储装置的示意俯视图。
[0023]图20是表示第4实施方式的存储装置的其他示意俯视图。
[0024]图21是表示第4实施方式的存储装置的示意剖视图。
[0025]图22是表示第4实施方式的存储装置的其他示意剖视图。
[0026]图23A及23B是表示第4实施方式的变化例的存储装置的示意剖视图。
具体实施方式
[0027]以下，一边参照附图一边对实施方式进行说明。对附图中的相同部分标注相同编号，并适当省略其详细说明，对不同的部分进行说明。此外，附图为示意图或概念图，各部分的厚度和宽度的关系、部分间的大小的比率等未必与现实相同。另外，即便是表示相同部分的情况下，也有通过附图将相互的尺寸或比率不同地表示的情况。
[0028]而且，使用各图中所示的X轴、Y轴及Z轴对各部分的配置及构成进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，为方便起见，有依照图中的上方、下方进行说明的情况，但并非意图表示全部共通的上下关系。
[0029][第1实施方式][0030]图1是表示第1实施方式的存储装置1的示意剖视图。存储装置1例如为NAND型闪速存储器装置，具有在驱动电路10之上积层有存储单元阵列20、30及40的构造。此外，图1中，为了表示存储装置1的构造而省略设置在各构成要素间的绝缘膜。
[0031]驱动电路10例如具有设置有CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)晶体管等电子器件的衬底11、及设置在衬底11之上的配线层13。衬底11例如为硅衬底。在衬底11的上表面侧设置例如CMOS型集成电路。
[0032]存储单元阵列20具有在Z方向上积层的多个电极层21、多个半导体柱23及源极线25。半导体柱23分别贯通电极层21而沿着Z方向延伸。半导体柱23在一端电连接在源极线25。多个半导体柱23共用1个源极线25。另外，半导体柱23在另一端电连接在配线27。
[0033]存储单元阵列30具有在Z方向上积层的多个电极层31、多个半导体柱33及源极线35。半导体柱33分别贯通电极层31而沿着Z方向延伸。半导体柱33在一端电连接在源极线35。多个半导体柱33共用1个源极线35。另外，半导体柱33在另一端电连接在配线37。
[0034]存储单元阵列40具有在Z方向上积层的多个电极层41、多个半导体柱43及源极线
45。半导体柱43分别贯通电极层41而沿着Z方向延伸。半导体柱43在一端电连接在源极线45。多个半导体柱43共用1个源极线45。另外，半导体柱43在另一端电连接在配线47。
[0035]电极层21、31及41在呈阶梯状设置的各端部电连接在接触插塞51。而且，电极层21、31及41经由接触插塞51及接触插塞53电连接在驱动电路10。接触插塞53以贯通各存储单元阵列20、30及40的方式设置。接触插塞53将积层在驱动电路10之上的各存储单元阵列中的电极层21、31及41电连接在配线层13中的配线15。
[0036]另外，在各存储单元阵列设置贯通各存储单元阵列的其他接触插塞55。接触插塞55例如将驱动电路10和未图示的接口电路电连接。
[0037]存储装置1还具备在各存储单元阵列中沿着Z方向延伸的接触插塞60。接触插塞60在各存储单元阵列中例如以贯通多个电极层21的方式设置。接触插塞60例如相本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储装置，其特征在于包括：第1存储单元阵列，包含在第1方向上积层的多个第1电极层、及在所述第1方向上延伸而贯通所述多个第1电极层的第1半导体柱，所述多个第1电极层包含呈阶梯状设置的第1端部；第1接触插塞，在所述第1方向延伸，且在所述第1端部与所述多个第1电极层中的一个接触；第2接触插塞，贯通所述第1存储单元阵列，沿着所述第1方向延伸；第2存储单元阵列，相对于所述第1存储单元阵列配置在所述第1方向，包含在所述第1方向上积层的多个第2电极层、及在所述第1方向上延伸而贯通所述多个第2电极层的第2半导体柱，且所述多个第2电极层包含呈阶梯状设置的第2端部；第3接触插塞，在所述第1方向延伸，且在所述第2端部与所述多个第2电极层中的一个接触；以及第4接触插塞，贯通所述第1存储单元阵列，沿着所述第1方向延伸，且所述第4接触插塞电连接于所述第2接触插塞；且所述第3接触插塞电连接于所述第4接触插塞，从而与所述第2接触插塞电连接。2.根据权利要求1所述的存储装置，其特征在于还包括：第1连接垫，设置在所述第1存储单元阵列和所述第2存储单元阵列之间，且所述第2接触插塞连接于所述第1连接垫；以及第2连接垫，与所述第1存储单元阵列和所述第2存储单元阵列之间的所述第1连接垫贴合，且所述第4接触插塞连接于所述第2连接垫。3.根据权利要求1所述的存储装置，其特征在于还包括：第1配线，将所述第3和第4接触插塞电连接。4.根据权利要求2所述的存储装置，其特征在于还包括：驱动电路，经由所述第2至第4接触插塞电连接于所述多个第2电极层中的一个，且所述第1存储单元阵列位于所述驱动电路与所述第2存储单元阵列之间。5.根据权利要求4所述的存储装置，其特征在于还包括：第5接触插塞，贯通所述第1存储单元阵列而延伸；以及第2配线，将所述第1接触插塞与所述第5接触插塞电连接；且所述驱动电...

【专利技术属性】
技术研发人员：田上政由，胜又龙太，饭島纯，清水徹哉，臼井孝公，藤田弦晖，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：