半导体器件的制作方法、半导体器件及存储器技术

本发明专利技术公开了一种半导体器件的制作方法、半导体器件及存储器。所述方法包括：提供基底以及位于所述基底上的堆栈层，所述堆栈层具有台阶结构；形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道结构；形成覆盖所述台阶结构和所述虚拟沟道结构的介质层。本发明专利技术能够提高半导体器件的性能。半导体器件的性能。半导体器件的性能。

【技术实现步骤摘要】
半导体器件的制作方法、半导体器件及存储器


[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件的制作方法、半导体器件及存储器。

技术介绍

[0002]半导体器件中的堆栈层具有台阶结构，现有技术在台阶结构上覆盖介质层后，通过一次刻蚀的工艺形成贯穿介质层和台阶结构的虚拟沟道孔(DCH，Dummy Channel Hole)，使得虚拟沟道孔的深度较大。由于刻蚀工艺的限制，深度较大的虚拟沟道孔的顶部尺寸和底部尺寸差异较大，即虚拟沟道孔的底部尺寸较小，顶部尺寸较大。而虚拟沟道孔的底部尺寸较小，容易导致虚拟沟道孔底部对应的字线(WL)弯曲(bending)；虚拟沟道孔的顶部尺寸较大，容易导致台阶结构上的触点结构(CT)的连接窗口(window)减小，影响半导体器件的性能。

技术实现思路

[0003]本专利技术提供一种半导体器件的制作方法、半导体器件及存储器，能够提高半导体器件的性能。
[0004]本专利技术提供了一种半导体器件的制作方法，包括：
[0005]提供基底以及位于所述基底上的堆栈层，所述堆栈层具有台阶结构；
[0006]形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道结构；
[0007]形成覆盖所述台阶结构和所述虚拟沟道结构的介质层。
[0008]进一步优选地，所述形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道结构的步骤，包括：
[0009]在所述台阶结构上形成第一掩膜层，所述第一掩膜层具有第一开口；
[0010]通过所述第一开口，形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道孔；
[0011]在所述虚拟沟道孔内形成所述虚拟沟道结构。
[0012]进一步优选地，所述在所述台阶结构上形成第一掩膜层的步骤，包括：
[0013]在所述台阶结构上形成初始掩膜层，所述初始掩膜层包括第一区和第二区；
[0014]对所述初始掩膜层进行处理，使所述第一区的刻蚀速率大于所述第二区的刻蚀速率；
[0015]对所述初始掩膜层进行刻蚀，以在所述初始掩膜层的所述第一区形成所述第一开口，得到所述第一掩膜层。
[0016]进一步优选地，所述初始掩膜层为非结晶层；
[0017]所述对所述初始掩膜层进行处理的步骤，包括：
[0018]对所述非结晶层进行激光照射，使所述非结晶层的所述第一区或所述第二区结晶。
[0019]进一步优选地，所述在所述虚拟沟道孔内形成所述虚拟沟道结构的步骤，包括：
[0020]在所述虚拟沟道孔和所述第一开口中填充绝缘层，以形成所述虚拟沟道结构。
[0021]进一步优选地，所述在所述虚拟沟道孔内形成所述虚拟沟道结构的步骤之后，还包括：
[0022]去除所述第一掩膜层。
[0023]进一步优选地，所述在所述台阶结构上形成初始掩膜层的步骤之前，还包括：
[0024]在所述台阶结构的表面形成第二掩膜层，所述初始掩膜层位于所述第二掩膜层上，所述第二掩膜层的刻蚀速率小于所述初始掩膜层的刻蚀速率；
[0025]所述对所述初始掩膜层进行刻蚀，以在所述初始掩膜层的所述第一区形成所述第一开口的步骤，包括：
[0026]对所述初始掩膜层和所述第二掩膜层进行刻蚀，以在所述初始掩膜层的所述第一区形成所述第一开口，并在所述第一开口对应的第二掩膜层中形成第二开口。
[0027]进一步优选地，所述在所述虚拟沟道孔内形成所述虚拟沟道结构的步骤，包括：
[0028]在所述虚拟沟道孔、所述第一开口和所述第二开口中填充绝缘层，以形成所述虚拟沟道结构。
[0029]进一步优选地，所述台阶结构包括多个台阶，每个所述台阶对应至少一个所述虚拟沟道结构；
[0030]在所述形成覆盖所述台阶结构和所述虚拟沟道结构的介质层的步骤之前，还包括：
[0031]对所述虚拟沟道结构的顶部进行刻蚀，使刻蚀后的虚拟沟道结构的上表面高度低于对应的台阶的上表面高度。
[0032]相应地，本专利技术还提供了一种半导体器件，包括：
[0033]基底；
[0034]位于所述基底上的堆栈层，所述堆栈层具有台阶结构；
[0035]贯穿所述台阶结构并延伸至所述基底内的虚拟沟道结构；以及，
[0036]覆盖所述台阶结构和所述虚拟沟道结构的介质层。
[0037]进一步优选地，所述半导体器件还包括：
[0038]位于所述台阶结构上的第一掩膜层，所述虚拟沟道结构还贯穿所述第一掩膜层。
[0039]进一步优选地，所述半导体器件还包括：
[0040]位于所述台阶结构与所述第一掩膜层之间的第二掩膜层，所述虚拟沟道结构还贯穿所述第二掩膜层。
[0041]进一步优选地，所述堆栈层还包括位于所述台阶结构外的核心区；
[0042]所述第一掩膜层还位于所述核心区上。
[0043]进一步优选地，所述台阶结构包括多个台阶，每个所述台阶对应至少一个所述虚拟沟道结构；
[0044]所述虚拟沟道结构的上表面高度低于对应的台阶的上表面高度。
[0045]本专利技术实施例还提供一种存储器，包括存储阵列结构，以及与所述存储阵列结构连接的外围结构；
[0046]所述存储阵列结构包括上述半导体器件。
[0047]本专利技术的有益效果为：通过提供基底以及位于基底上的堆栈层，堆栈层具有台阶
结构，形成贯穿台阶结构并延伸至基底内的虚拟沟道结构，然后形成覆盖台阶结构和虚拟沟道结构的介质层，使得虚拟沟道结构仅位于介质层下方的台阶结构和基底中，减小虚拟沟道结构的深度，从而减小虚拟沟道结构的顶部尺寸和底部尺寸的差异，即减小虚拟沟道结构的顶部尺寸，并增大底部尺寸，而虚拟沟道结构的底部尺寸增大，能够改善虚拟沟道结构底部对应的字线弯曲问题，虚拟沟道结构的顶部尺寸减小，能够增大触点结构的连接窗口，提高半导体器件的性能，进而提高存储器的性能。
附图说明
[0048]为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0049]图1为本专利技术实施例提供的半导体器件的制作方法的一个流程示意图；
[0050]图2a为本专利技术实施例提供的半导体器件中堆栈层的一个俯视图；
[0051]图2b为本专利技术实施例提供的半导体器件中堆栈层的另一个俯视图；
[0052]图3a至图3k为本专利技术实施例提供的半导体器件的制作方法的一个结构示意图；
[0053]图4a至图4i为本专利技术实施例提供的半导体器件的制作方法的另一个结构示意图；
[0054]图5为本专利技术实施例提供的半导体器件中存储沟道结构与共源极结构的一个连接示意图；
[0055]图6为本专利技术实施例提供的半导体器件中存储沟道结构与共源极结构的另一个连接示意图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括：提供基底以及位于所述基底上的堆栈层，所述堆栈层具有台阶结构；形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道结构；形成覆盖所述台阶结构和所述虚拟沟道结构的介质层。2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道结构的步骤，包括：在所述台阶结构上形成第一掩膜层，所述第一掩膜层具有第一开口；通过所述第一开口，形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道孔；在所述虚拟沟道孔内形成所述虚拟沟道结构。3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述在所述台阶结构上形成第一掩膜层的步骤，包括：在所述台阶结构上形成初始掩膜层，所述初始掩膜层包括第一区和第二区；对所述初始掩膜层进行处理，使所述第一区的刻蚀速率大于所述第二区的刻蚀速率；对所述初始掩膜层进行刻蚀，以在所述初始掩膜层的所述第一区形成所述第一开口，得到所述第一掩膜层。4.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述初始掩膜层为非结晶层；所述对所述初始掩膜层进行处理的步骤，包括：对所述非结晶层进行激光照射，使所述非结晶层的所述第一区或所述第二区结晶。5.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述在所述虚拟沟道孔内形成所述虚拟沟道结构的步骤，包括：在所述虚拟沟道孔和所述第一开口中填充绝缘层，以形成所述虚拟沟道结构。6.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述在所述虚拟沟道孔内形成所述虚拟沟道结构的步骤之后，还包括：去除所述第一掩膜层。7.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述在所述台阶结构上形成初始掩膜层的步骤之前，还包括：在所述台阶结构的表面形成第二掩膜层，所述初始掩膜层位于所述第二掩膜层上，所述第二掩膜层的刻蚀速率小于所述初始掩膜层的刻蚀速率；所述对所述初始掩膜层进行刻蚀，以在所述初始掩膜层...

【专利技术属性】
技术研发人员：张坤，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：