半导体存储装置制造方法及图纸

本发明专利技术是关于可提高可靠性的半导体存储装置，具备：第1、第2及第3存储胞，分别能够保存与M(M为满足M≧4的整数的常数)个状态对应的数据。第1存储胞的读出动作中，经由位线读出第2存储胞的数据，在基于第2存储胞的读出结果的第2存储胞的状态为第m(m为满足M＞m＞1的整数的常数)状态的情况下，在第3字线为第1电压且第2字线为高于第1电压的第2电压的第1期间内，经由位线读出第1存储胞的数据，在基于第2存储胞的读出结果的第2存储胞的状态为第(m+1)状态的情况下，在第3字线为第1电压且第2字线为高于第2电压的第3电压的第2期间内，经由位线读出第1存储胞的数据；第2存储胞的状态是第(m+1)状态的情况下的阈值电压高于第2存储胞的状态是所述第m状态的情况下的阈值电压。状态是所述第m状态的情况下的阈值电压。状态是所述第m状态的情况下的阈值电压。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请][0002]本申请享有以日本专利申请2020-37760号(申请日：2020年3月5日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置。

技术介绍

[0004]作为半导体存储装置，已知有NAND(Not-And，与非)型闪速存储器。

技术实现思路

[0005]实施方式提供一种可以提高可靠性的半导体存储装置。
[0006]实施方式的半导体存储装置具备：第1、第2及第3存储胞，分别能够保存与M(M为满足M≧4的整数的常数)个状态中的任一个对应的数据；第1字线，连接在所述第1存储胞的栅极；第2字线，连接在所述第2存储胞的栅极；第3字线，连接在所述第3存储胞的栅极；以及位线，能够电连接在所述第3存储胞的漏极。所述第1存储胞的漏极连接在所述第2存储胞的源极，所述第2存储胞的漏极连接在所述第3存储胞的源极。在所述第1存储胞的读出动作中，经由所述位线读出所述第2存储胞的数据，在基于所述第2存储胞的读出结果的所述第2存储胞的状态为第m(m为满足M＞m＞1的整数的常数)状态的情况下，在所述第3字线为第1电压且所述第2字线为高于所述第1电压的第2电压的第1期间内，经由所述位线读出所述第1存储胞的数据，在基于所述第2存储胞的读出结果的所述第2存储胞的状态为第(m+1)状态的情况下，在所述第3字线为所述第1电压且所述第2字线为高于所述第2电压的第3电压的第2期间内，经由所述位线读出所述第1存储胞的数据；所述第2存储胞的状态是所述第(m+1)状态的情况下的阈值电压高于所述第2存储胞的状态是所述第m状态的情况下的阈值电压。
附图说明
[0007]图1是表示第1实施方式的半导体存储装置的整体构成的框图。
[0008]图2是第1实施方式的半导体存储装置所具备的存储胞阵列的电路图。
[0009]图3是第1实施方式的半导体存储装置所具备的存储胞阵列的剖视图。
[0010]图4是第1实施方式的半导体存储装置所具备的数据寄存器及感测放大器的框图。
[0011]图5是第1实施方式的半导体存储装置所具备的感测放大器单元的电路图。
[0012]图6是第1实施方式的半导体存储装置所具备的存储胞晶体管的阈值电压分布图。
[0013]图7是说明邻接字线干涉对第1实施方式的半导体存储装置所具备的存储胞晶体管产生的影响的图。
[0014]图8是说明第1实施方式的半导体存储装置所具备的存储胞晶体管因邻接字线干
涉所产生的阈值电压偏移的曲线图。
[0015]图9是表示第1实施方式的半导体存储装置中的DLA(Direct Look Ahead，直接先行)读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0016]图10是第1实施方式的半导体存储装置中的读出动作的流程图。
[0017]图11是表示第1实施方式的半导体存储装置中的正常读出动作时各配线的电压的时序图。
[0018]图12是表示第1实施方式的半导体存储装置中的DLA读出动作时各配线的电压的时序图。
[0019]图13是表示第2实施方式的半导体存储装置中的DLA读出动作时各配线的电压的时序图。
[0020]图14是表示第3实施方式的半导体存储装置中的DLA读出动作时各配线的电压的时序图。
[0021]图15是表示第4实施方式的第1例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0022]图16是表示第4实施方式的第2例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0023]图17是表示第4实施方式的第3例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0024]图18是表示第4实施方式的第4例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0025]图19是表示第5实施方式的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0026]图20是表示第5实施方式的半导体存储装置中的DLA读出动作时各配线的电压的时序图。
[0027]图21是表示第6实施方式的半导体存储装置中的DLA读出动作时各配线的电压的时序图。
[0028]图22是第7实施方式的半导体存储装置中的读出动作的流程图。
[0029]图23是表示第7实施方式的半导体存储装置中的DLA读出动作时各配线的电压的时序图。
[0030]图24是第8实施方式的半导体存储装置所具备的存储胞晶体管的阈值电压分布图。
[0031]图25是说明第8实施方式的半导体存储装置所具备的存储胞晶体管因邻接字线干涉所产生的阈值电压偏移的曲线图。
[0032]图26是表示第8实施方式的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0033]图27是表示第9实施方式的第1例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0034]图28是表示第9实施方式的第2例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0035]图29是表示第9实施方式的第3例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0036]图30是表示第9实施方式的第4例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0037]图31是表示第9实施方式的第5例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0038]图32是表示第9实施方式的第6例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0039]图33是表示第10实施方式的第1例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0040]图34是表示第10实施方式的第2例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
[0041]图35是表示第10实施方式的第3例的半导体存储装置中的DLA读出动作时区域与存储胞晶体管的表观上的阈值电压的关系的图。
具体实施方式
[0042]以下，参照附图对实施方式进行说明。在该说明时，对具有大体上相同的功能及构成的构成要素标注相同的符号。另外，以下所示的各实施方式例示用来实现该实施方式的技术性思想的装置或方法，实施方式的技术性思想并非将构成零件的材质、形状、构造、配置等特定为如下所述。实施方式的技术性思想可以于权利要求书内加以各种变更。
[0043本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，其特征在于包括：第1、第2及第3存储胞，分别能够保存与M(M是满足M≧4的整数的常数)个状态中的任一个对应的数据；第1字线，连接在所述第1存储胞的栅极；第2字线，连接在所述第2存储胞的栅极；第3字线，连接在所述第3存储胞的栅极；以及位线，能够电连接在所述第3存储胞的漏极；所述第1存储胞的漏极连接在所述第2存储胞的源极，所述第2存储胞的漏极连接在所述第3存储胞的源极；在所述第1存储胞的读出动作中，经由所述位线读出所述第2存储胞的数据，在基于所述第2存储胞的读出结果的所述第2存储胞的状态是第m(m是满足M＞m＞1的整数的常数)状态的情况下，在所述第3字线是第1电压且所述第2字线是高于所述第1电压的第2电压的第1期间内，经由所述位线读出所述第1存储胞的数据，在基于所述第2存储胞的读出结果的所述第2存储胞的状态是第(m+1)状态的情况下，在所述第3字线是所述第1电压且所述第2字线是高于所述第2电压的第3电压的第2期间内，经由所述位线读出所述第1存储胞的数据；所述第2存储胞的状态是所述第(m+1)状态的情况下的阈值电压高于所述第2存储胞的状态是所述第m状态的情况下的阈值电压。2.根据权利要求1所述的半导体存储装置，其特征在于：在所述第1存储胞的读出动作中，在所述第2存储胞的状态是第1状态的情况下，在所述第1期间内，经由所述位线读出所述第1存储胞的数据，所述第2存储胞的状态是所述第m状态(m是进一步满足m＞1的整数的常数)的情况下的阈值电压高于所述第2存储胞的状态是所述第1状态的情况下的阈值电压。3.根据权利要求2所述的半导体存储装置，其特征在于：在所述第1存储胞的所述读出动作中，所述第1期间内所述第2存储胞的状态是所述第1状态的情况下的读出电压的第1下限值高于所述第2期间内所述第2存储胞的状态是所述第(m+1)状态的情况下的所述读出电压的第2下限值。4.根据权利要求1所述的半导体存储装置，其特征在于：在所述第1存储胞的读出动作中，在所述第2存储胞的状态是第M状态的情况下，在所述第2期间内，经由所述位线读出所述第1存储胞的数据；所述第2存储胞的状态是所述第M状态的情况下的阈值电压高于所述第2存储胞的状态是所述第(m+1)(m是进一步满足(M-1)＞m的整数的常数)状态的情况下的阈值电压。5.根据权利要求4所述的半导体存储装置，其特征在于：在所述第1存储胞的所述读出动作中，所述第1期间内所述第2存储胞的状态是所述第m状态的情况下的所述读出电压的第3下限值高于所述第2期间内所述第2存储胞的状态是第M状态的情况下的所述读出电压的第
4下限值。6.一种半导体存储装置，其特征在于包括：第1、第2及第3存储胞，分别能够保存与M(满足M≧4的整数的常数)个状态中的任一个对应的数据；第1字线，连接在所述第1存储胞的栅极；第2字线，连接在所述第2存储胞的栅极；第3字线，连接在所述第3存储胞的栅极；以及位线，能够电连接在所述第3存储胞的漏极；所述第1存储胞的漏极连接在所述第2存储胞的源极，所述第2存储胞的漏极连接在所述第3存储胞的源极；在所述第1存储胞的读出动作中，经由所述位线读出所述第2存储胞的数据，在基于所述第2存储胞的读出结果的所述第2存储胞的状态是第1状态的情况下，在所述第3字线是第1电压且所述第2字线是高于所述第1电压的第2电压的第1期间内，经由所述位线读出所述第1存储胞的数据，在基于所述第2存储胞的读出结果的所述第2存储胞的状态是第m(m是满足(M-1)＞m＞1的整数的常数)状态的情况下，在所述第3字线是所述第1电压且所述第2字线是高于所述第2电压的第3电压的第2期间内，经由所述位线读出所述第1存储胞的数据，在基于所述第2存储胞的读出结果的所述第2存储胞的状态是第(m+1)状态的情况下，在所述第3字线是所述第1电压且所述第2字线是高于所述第3电压的第4电压的第3期间内，经由所述位线读出所述第1存储胞的数据，且在基于所述第2存储胞的读出结果的所述第2存储胞的状态是所述第M状态的情况下，在所述第3字线是所述第1电压且所述第2字线是高于所述第4电压的第5电压的第4期间内，读出所述第1存储胞的数据；所述第2存储胞的状态是所述第m状态的情况下的阈值电压高于所述第2存储胞的状态是所述第1状态的情况下的阈值电压，所述第2存储胞的状态是所述第(m+1)状态的情况下的阈值电压高于所述第2存储胞的状态是所述第m状态的情况下的阈值电压，所述第2存储胞的状态是所述第M状态的情况下的阈值电压高于所述第2存储胞的状态是所述第(m+1)状态的情况下的阈值电压。7.根据权利要求6所述的半导体存储装置，其特征在于：所述第1、第2及第3存储胞分别能够保存与M(M是进一步满足M≧5的整数的常数)个状态中的任一个对应的数据；在所述第1存储胞的读出动作中，在所述第2存储胞的状态是所述第2状态的情况下，在所述第1期间内，经由所述位线读出所述第1存储胞的数据，所述第2存储胞的状态是所述第m状态(m是进一步满足m＞2的整数的常数)的情况下的阈值电压高于所述第2存储胞的状态是所述第2状态的情况下的阈值电压。8.根据权利要求7所述的半导体存储装置，其特征在于：在所述第1存储胞的所述读出动作中，
所述第1期间内所述第2存储胞的状态是所述第1状态的情况下的读出电压的第1下限值高于所述第2期间内所述第2存储胞的状态是所述第2状态的情况下的所述读出电...

【专利技术属性】
技术研发人员：山部和治，峯村洋一，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：