三维半导体器件制造技术

公开了一种三维半导体器件，包括：水平半导体层，包括具有第一导电性的多个阱区和具有第二导电性的分离杂质区；以及多个单元阵列结构，分别设置在水平半导体层的阱区上。分离杂质区位于阱区之间并与阱区接触。每个单元阵列结构包括堆叠结构和多个竖直结构，所述堆叠结构包括相对于水平半导体层的顶表面的竖直方向上的多个堆叠电极，所述多个竖直结构穿透堆叠结构并连接到相应的阱区。

【技术实现步骤摘要】
三维半导体器件相关申请的交叉引用本申请要求于2017年8月21日在韩国知识产权局递交的韩国专利申请No.10-2017-0105666的优先权，其全部内容通过引用合并在此。
本公开涉及一种三维半导体器件及其制造方法，并且更具体地涉及一种高度集成的三维半导体器件及其制造方法。
技术介绍
半导体器件已经高度集成以满足消费者所需的高性能和低制造成本。由于半导体器件的集成是决定产品价格的重要因素，因此越来越需要高集成度。典型的二维或平面半导体器件的集成主要由单位存储单元所占据的面积确定，使得集成度受到用来形成精细图案的技术水平的影响很大。然而，增加图案精细度所需的非常昂贵的处理设备可能对增加二维或平面半导体器件的集成度造成实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
技术实现思路
本专利技术构思的一些示例实施例提供了一种高度集成的三围半导体器件及其制造方法。根据示例性实施例，一种三维半导体存储器件可以包括：水平半导体层，包括具有第一导电性的多个阱区和具有第二导电性的分离杂质区，分离杂质区位于多个阱区之间并且与多个阱区接触；以及多个单元阵列结构，分别设置在水平半导体层的多本文档来自技高网...

【技术保护点】
1.一种三维半导体器件，包括：水平半导体层，包括具有第一导电性的多个阱区和具有第二导电性的分离杂质区，所述分离杂质区位于所述多个阱区之间并且与所述多个阱区接触；以及多个单元阵列结构，分别设置在所述水平半导体层的所述多个阱区上，其中，每个单元阵列结构包括：堆叠结构，包括在所述水平半导体层的顶表面上在竖直方向上堆叠的多个堆叠电极；以及多个竖直结构，穿透所述堆叠结构并且连接到所述阱区中的相应阱区。

【技术特征摘要】
2017.08.21 KR 10-2017-01056661.一种三维半导体器件，包括：水平半导体层，包括具有第一导电性的多个阱区和具有第二导电性的分离杂质区，所述分离杂质区位于所述多个阱区之间并且与所述多个阱区接触；以及多个单元阵列结构，分别设置在所述水平半导体层的所述多个阱区上，其中，每个单元阵列结构包括：堆叠结构，包括在所述水平半导体层的顶表面上在竖直方向上堆叠的多个堆叠电极；以及多个竖直结构，穿透所述堆叠结构并且连接到所述阱区中的相应阱区。2.根据权利要求1所述的三维半导体器件，其中，所述水平半导体层包括由所述分离杂质区以及彼此相邻并且所述分离杂质区位于之间的两个阱区形成的至少两个PN结。3.根据权利要求1所述的三维半导体器件，其中，所述水平半导体层包括由所述分离杂质区以及所述阱区与所述分离杂质区接触的部分形成的至少两个PN结。4.根据权利要求1所述的三维半导体器件，其中，所述分离杂质区包括具有所述第二导电性的一对杂质区，以及其中，所述一对杂质区彼此间隔开并且设置在彼此相邻的阱区之间。5.根据权利要求4所述的三维半导体器件，还包括：虚设杂质区，位于所述一对杂质区之间并具有所述第一导电性，其中，所述水平半导体层包括由所述虚设杂质区和所述一对杂质区形成的多个PN结。6.根据权利要求5所述的三维半导体器件，其中，所述虚设杂质区中的第一导电性的杂质浓度小于所述阱区中的第一导电性的杂质浓度。7.根据权利要求1所述的三维半导体器件，其中，所述分离杂质区设置在彼此相邻的单元阵列结构之间。8.根据权利要求1所述的三维半导体器件，其中，每一个所述单元阵列结构包括多个NAND单元串，所述多个NAND单元串在相对于所述水平半导体层的顶表面的所述竖直方向上延伸。9.根据权利要求1所述的三维半导体器件，其中，所述水平半导体层是在彼此垂直的第一方向和第二方向上延伸的单个层。10.根据权利要求1所述的三维半导体器件，其中，所述多个阱区沿着彼此垂直且与所述水平半导体层的顶表面平行的第一方向和第二方向布置，以及其中，所述分离杂质区在所述第一方向上彼此相邻的阱区之间在所述第二方向上延伸，并且在所述第二方向上彼此相邻的阱区之间在所述第一方向上延伸。11.根据权利要求1所述的三维半导体器件，其中，所述多个阱区沿着彼此垂直且与所述水平半导体层的顶表面平行的第一方向和第二方向布置，以及其中，所述分离杂质区在所述第一方向上的宽度小于所述多个阱区中的阱区的宽度。12.根据权利要求1所述的三维半导体器件，其中，所述分离杂质区包括第一分离杂质区和第二分离杂质区，所述第一分离杂质区和所述第二分离杂质区设置在第一方向上彼此相邻的阱区之间，并且在与所述第一方向垂直的第二方向上彼此间隔开，以及其中，所述水平半导体层包括所述第一分离杂质区和所述第二分离杂质区之间的开口。13.根据权利要求1所述的三维半导体器件，还包括：外围逻辑结构，包括半导体衬底、所述半导体衬底上的外围逻辑电路以及覆盖所述外围逻辑电路的下掩埋绝缘层，其中，所述水平半导体层设置在所述下掩埋绝缘层的顶表面上。14.根据权利要求13所述的三维半导体器件，...

【专利技术属性】
技术研发人员：沈善一，姜信焕，孙荣晥，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR