3D存储器件及其制造方法技术

本申请公开了一种3D存储器件及其制造方法。所述3D存储器件包括：第一阵列结构，第一阵列结构包括第一衬底、位于第一衬底上的第一栅叠层结构、以及贯穿第一栅叠层结构的多个第一沟道柱；第二阵列结构，堆叠在第一阵列结构上方，第二阵列结构包括第二衬底、位于第二衬底上的第二栅叠层结构、以及贯穿第二栅叠层结构的多个第二沟道柱，以及互连结构，位于第一阵列结构和第二阵列结构之间并且包括多条位线，其中，所述多个第二沟道柱分别穿过所述第二衬底连接至所述多条位线，以及经由所述多条位线连接至所述多个第一沟道柱中的相应一个沟道柱。该3D存储器件中的位线兼作为不同层面的阵列结构之间的互连，从而可以减小3D存储器件的尺寸以及提高产品良率。

3D Memory Device and Its Manufacturing Method

This application discloses a 3D memory device and its manufacturing method. The 3D memory device includes: a first array structure, which includes a first substrate, a first gate stacking structure on the first substrate, and a plurality of first channel columns running through the first gate stacking structure; a second array structure, which is stacked above the first array structure, comprises a second substrate, a second gate stacking structure on the second substrate, and a second gate stacking structure. A plurality of second channel pillars running through the second gate stack structure and an interconnection structure are located between the first array structure and the second array structure and include a plurality of bit lines, in which the plurality of second channel pillars are connected to the plurality of bit lines through the second substrate respectively, and the corresponding channel pillars in the plurality of first channel pillars are connected through the plurality of bit lines respectively. The bit lines in the 3D memory device act as the interconnection between different layers of array structure, which can reduce the size of the 3D memory device and improve the product yield.

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。在NAND结构的3D存储器件中，可以堆叠多个层面的阵列结构以提高存储密度。例如，对于128个层面的存储单元，可以采用两个阵列结构堆叠而成，每个阵列结构包括多个(例如32或64个)层面的存储单元串，两个阵列结构的存储单元串彼此互连。每个阵列结构包括叠层结构和贯穿叠层结构的沟道柱，采用叠层结构提供选择晶体管本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括:第一阵列结构，所述第一阵列结构包括第一衬底、位于所述第一衬底上的第一栅叠层结构、以及贯穿所述第一栅叠层结构的多个第一沟道柱；第二阵列结构，堆叠在所述第一阵列结构上方，所述第二阵列结构包括第二衬底、位于所述第二衬底上的第二栅叠层结构、以及贯穿所述第二栅叠层结构的多个第二沟道柱，以及互连结构，位于所述第一阵列结构和所述第二阵列结构之间并且包括多条位线，其中，所述多个第二沟道柱分别穿过所述第二衬底连接至所述多条位线，以及经由所述多条位线连接至所述多个第一沟道柱中的相应一个沟道柱。

【技术特征摘要】
1.一种3D存储器件，包括:第一阵列结构，所述第一阵列结构包括第一衬底、位于所述第一衬底上的第一栅叠层结构、以及贯穿所述第一栅叠层结构的多个第一沟道柱；第二阵列结构，堆叠在所述第一阵列结构上方，所述第二阵列结构包括第二衬底、位于所述第二衬底上的第二栅叠层结构、以及贯穿所述第二栅叠层结构的多个第二沟道柱，以及互连结构，位于所述第一阵列结构和所述第二阵列结构之间并且包括多条位线，其中，所述多个第二沟道柱分别穿过所述第二衬底连接至所述多条位线，以及经由所述多条位线连接至所述多个第一沟道柱中的相应一个沟道柱。2.根据权利要求1所述的3D存储器件，其中，所述第一栅叠层结构和所述第二栅叠层结构分别包括交替堆叠的多个栅极导体层和多个层间绝缘层，并且所述多个栅极导体层图案化为台阶状，从而形成台阶区域，在所述台阶区域提供字线的电连接区。3.根据权利要求2所述的3D存储器件，其中，在所述第一阵列结构中，所述多个第一沟道柱位于所述第一栅叠层结构的中间区域，在所述第二阵列结构中，所述多个第二沟道位于所述第二栅叠层结构的中间区域。4.根据权利要求2所述的3D存储器件，其中，所述第一阵列结构还包括位于所述台阶区域的多个第一伪沟道柱，所述多个第一伪沟道柱贯穿所述第一栅叠层结构中的一部分栅极导体层且未连接至所述多条位线，所述第二阵列结构还包括位于所述台阶区域的多个第二伪沟道柱，所述多个第二伪沟道柱贯穿所述第二栅叠层结构中的一部分栅极导体层且未连接至所述多条位线。5.根据权利要求2所述的3D存储器件，还包括：位于所述第一衬底中的CMOS电路。6.根据权利要求5所述的3D存储器件，还包括：第一绝缘层，用于围绕绝缘区域，所述第一栅叠层结构和所述第二栅叠层结构位于所述绝缘区域的外部；第一绝缘叠层结构和第二绝缘叠层结构，位于所述绝缘区域的内部，并且分别与所述第一栅叠层结构和所述第二栅叠层结构相对应；以及第一导电通道，位于所述绝缘区域的内部，从所述第一衬底向上延伸，依次贯穿所述第一绝缘叠层结构、所述第二衬底、所述第二绝缘叠层结构，到达所述第二阵列结构的顶部，其中，所述第一导电通道提供所述CMOS电路与外围电路之间的电连接。7.根据权利要求6所述的3D存储器件，其中，所述第一导电通道包括多个导电柱组成的阵列。8.根据权利要求2所述的3D存储器件，还包括：第二导电通道，位于所述绝缘区域的外部，包括导电柱以及围绕导电柱的第二绝缘层，所述第二导电通道从所述第一衬底向上延伸，依次贯穿所述第一栅叠层结构、所述第二衬底、所述第二栅叠层结构，到达所述第二阵列结构的顶部，其中，所述第二导电通道提供所述第一衬底和所述第二衬底中的公共源区与源极线之间的电连接。9.根据权利要求8所述的3D存储器件，还包括：栅线缝隙，用于将所述第一栅叠层结构和所述第二栅叠层结构中的栅极导电层分割成多条栅线。10.根据权利要求9所述的3D存储器件，其中，所述第二导电通道位于所述栅线缝隙中。11.根据权利要求2所述的3D存储器件，其中，所述第一栅叠层结构中的多个栅极导体层与所述多个第一沟道柱形成多个选择晶体管和多个存储晶体管，所述第二栅叠层结构中的多个栅极导体层与所述多个第二沟道柱形成多个选择晶体管和多个存储晶体管。12.根据权利要求2所述的3D存储器件，其中，所述互连结构还包括：第三绝缘层，所述多条位线形成在所述第三绝缘层中；以及第三导电通道，所述第三导电通道穿过所述第三绝缘层，使得所述多条位线经由所述第三导电通道连接...

【专利技术属性】
技术研发人员：肖莉红，胡斌，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42