具有外围上单元结构的存储器件和包括其的存储器封装制造技术

本公开提供具有外围上单元结构的存储器件和包括其的存储器封装。一种存储器件包括衬底和设置在衬底的第一表面上的外围电路。外围电路包括第一晶体管。存储器件还包括设置在外围电路上的第一布线层、设置在第一布线层上的基底层、设置在基底层上的存储单元阵列、以及设置在存储单元阵列上的第二布线层。第二布线层包括配置为供应第一电压的第一电源布线、配置为供应第二电压的第二电源布线、以及电连接到第一晶体管的第一布线。第一布线配置为可电连接到第一电源布线或第二电源布线。

Memory device with peripheral upper unit structure and memory package including the same

The present disclosure provides a memory device with a peripheral upper unit structure and a memory package including the same. A memory device includes a substrate and a peripheral circuit disposed on the first surface of the substrate. The peripheral circuit consists of the first transistor. The memory part also includes a first wiring layer set on a peripheral circuit, a base layer set on the first wiring layer, a storage unit array set on the base layer, and a second wiring layer set on the storage unit array. The second wiring layer includes a first power supply wiring configured to supply a first voltage, a second power supply wiring configured to supply the second voltage, and an electrical connection to the first wiring of the first transistor. The first wiring is configured to be electrically connected to the first power supply wiring or the second power supply wiring.

【技术实现步骤摘要】
具有外围上单元结构的存储器件和包括其的存储器封装
本专利技术构思的示例实施方式总体上涉及存储器件，更具体地，涉及具有外围上单元(celloverperiphery，COP)结构的存储器件以及包括该存储器件的存储器封装。
技术介绍
垂直存储器件(通常所说的三维(3D)存储器件)是包括重复堆叠在衬底的表面上的多个存储单元的存储器件。这些存储器件能够在非常小的结构内具有非常高的存储容量。例如，在垂直存储器件中，沟道可以从衬底的表面突出或者可以从衬底的表面垂直地延伸，并且围绕垂直沟道的栅线和绝缘层可以被重复地堆叠。然而，垂直存储器件的尺寸的减小受限制，因为存储器件必须仍然包括接口以将存储器件电连接到外围电路用于与外部设备通信并由外部设备驱动。
技术实现思路
根据本专利技术构思的示范性实施方式，一种存储器件包括衬底和设置在衬底的第一表面上的外围电路。外围电路包括第一晶体管。存储器件还包括设置在外围电路上的第一布线层、设置在第一布线层上的基底层、设置在基底层上的存储单元阵列、以及设置在存储单元阵列上的第二布线层。第二布线层包括配置为供应第一电压的第一电源布线、配置为供应第二电压的第二电源布线、以及电连接到第一晶体管的第一布线。第一布线配置为可电连接到第一电源布线或第二电源布线。根据本专利技术构思的示范性实施方式，一种存储器封装包括基底基板和堆叠在基底基板上的多个存储芯片。所述多个存储芯片的每个包括衬底和设置在衬底的第一表面上的外围电路。外围电路包括第一晶体管。每个存储芯片还包括设置在外围电路上的第一布线层、设置在第一布线层上的基底层、设置在基底层上的存储单元阵列、以及设置在存储单元阵列上的第二布线层。第二布线层包括配置为供应第一电压的第一电源布线、配置为供应第二电压的第二电源布线、以及电连接到第一晶体管的第一布线。第一布线配置为可电连接到第一电源布线或第二电源布线。根据本专利技术构思的示范性实施方式，一种存储器件包括衬底和设置在衬底的第一表面上的外围电路。外围电路包括第一晶体管和第二晶体管、设置在外围电路上的下布线层、设置在下布线层上的基底层、以及设置在基底层上的存储单元阵列。存储单元阵列包括多个沟道。存储器件还包括设置在存储单元阵列上的上布线层。上布线层包括至少两个电源布线。所述至少两个电源布线中的第一电源布线配置为供应第一电压，所述至少两个电源布线中的第二电源布线配置为供应第二电压。上布线层还包括电连接到第一晶体管的第一布线。第一布线配置为可电连接到第一电源布线或第二电源布线。上布线层还包括电连接到第二晶体管的第二布线。第二布线配置为可电连接到第一电源布线或第二电源布线。附图说明通过参照附图详细描述本专利技术构思的示范性实施方式，本专利技术构思的以上和其它的特征将变得更加明显，附图中：图1是根据本专利技术构思的示范性实施方式的存储器件的透视图；图2是根据本专利技术构思的示范性实施方式的存储器件的俯视图；图3是根据本专利技术构思的示范性实施方式的沿图2的线I-I'截取的剖面图；图4是示出根据本专利技术构思的示范性实施方式的可设置在图3中的存储单元区域中的存储单元阵列的示例的电路图；图5、图6、图7、图8和图9是用于描述根据本专利技术构思的示范性实施方式的制造存储器件的工艺的剖面图；图10是根据本专利技术构思的示范性实施方式的存储器件的俯视图；图11是根据本专利技术构思的示范性实施方式的沿图10的线I-I'截取的剖面图；图12是根据本专利技术构思的示范性实施方式的存储器件的俯视图；图13是根据本专利技术构思的示范性实施方式的沿图12的线II-II'截取的剖面图；图14是根据本专利技术构思的示范性实施方式的存储器件的俯视图；图15是根据本专利技术构思的示范性实施方式的沿图14的线III-III'截取的剖面图；图16是示出根据本专利技术构思的示范性实施方式的存储器件的方框图；图17和图18是示出根据本专利技术构思的示范性实施方式的存储器封装的图；图19是示出根据本专利技术构思的示范性实施方式的固态盘或固态硬盘(SSD)的方框图；图20是示出根据本专利技术构思的示范性实施方式的嵌入式多媒体卡(eMMC)的方框图；图21是示出根据本专利技术构思的示范性实施方式的通用闪速存储器(UFS)的方框图；以及图22是示出根据本专利技术构思的示范性实施方式的移动设备的方框图。具体实施方式在下文将参照附图更充分地描述本专利技术构思的示范性实施方式。然而，本公开可以以许多不同的形式实施，而不应被解释为限于这里阐述的实施方式。将理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或直接联接到该另一元件，或者可以存在居间的元件。图1是根据本专利技术构思的示范性实施方式的存储器件的透视图。在图1中，基本上垂直于衬底的第一表面(例如顶表面)的方向被称为第一方向D1(例如Z轴方向)。此外，基本上平行于衬底的第一表面并且彼此交叉的两个方向被称为第二方向D2(例如X轴方向)和第三方向D3(例如Y轴方向)。例如，第二方向D2和第三方向D3可以基本上彼此垂直。此外，第一方向D1(例如Z轴方向)基本上垂直于第二方向D2(例如X轴方向)和第三方向D3(例如Y轴方向)两者。参照图1，存储器件10包括其中设置外围电路的外围电路区域PCR。存储器件10还包括其中设置存储单元阵列MCA的存储单元区域MCR。存储器件10还可以包括设置在其顶表面上的多个输入/输出(I/O)焊盘IOPAD。外围电路区域PCR包括半导体衬底20，外围电路可以在半导体衬底20的第一表面(例如顶表面)上，并且第一布线层30可以设置在外围电路上。此外，外围电路可以包括设置在半导体衬底20的第一表面上的第一晶体管TR。存储单元区域MCR包括可设置在第一布线层30上的基底层40、可设置在基底层40上的存储单元阵列MCA、以及可设置在存储单元阵列MCA上的第二布线层50。所述多个I/O焊盘IOPAD可以设置在第二布线层50上。第二布线层50可以包括第一电源布线52、第二电源布线54和第一布线56。第二布线层50还可以包括第一连接布线58。第一电源布线52可以配置为向存储器件10供应第一电压，第二电源布线54可以配置为向存储器件10供应第二电压。此外，第二电压可以不同于第一电压。例如，第一电压可以是电源电压(例如Vcc)，第二电压可以是接地电压(例如Vss)。第一布线56可以电连接到第一晶体管TR。例如，如将参照图3描述的，第一布线56可以通过穿过第一布线层30和第二布线层50设置的至少一个接触而电连接到第一晶体管TR的栅电极。第一布线56可以配置为可电连接到第一电源布线52和第二电源布线54中的一个。例如，如图1所示，第一布线56可以通过第一连接布线58电连接到第一电源布线52。第一晶体管TR可以接收第一电压。在另一示例中，第一布线56可以通过第二连接布线电连接到第二电源布线54。此外，第一晶体管TR可以于是接收第二电压。根据本专利技术构思的示范性实施方式的存储器件10可以通过采用外围上单元(COP)结构而具有相对小的尺寸。通过采用该结构，外围电路设置在半导体衬底20上并且存储单元阵列MCA堆叠在外围电路上。此外，在根据本专利技术构思的示范性实施方式的存储器件10中，电连接到外围电路中的第一晶体管TR的第一布线56可以设置在第二布线层50中，第二布线层50设置在存储单元阵列MCA上。本文档来自技高网...

【技术保护点】
1.一种存储器件，包括：衬底；外围电路，设置在所述衬底的第一表面上，其中所述外围电路包括第一晶体管；第一布线层，设置在所述外围电路上；基底层，设置在所述第一布线层上；存储单元阵列，设置在所述基底层上；以及第二布线层，设置在所述存储单元阵列上，其中所述第二布线层包括：第一电源布线，配置为供应第一电压；第二电源布线，配置为供应第二电压；以及第一布线，电连接到所述第一晶体管，其中所述第一布线配置为可电连接到所述第一电源布线或所述第二电源布线。

【技术特征摘要】
1.一种存储器件，包括：衬底；外围电路，设置在所述衬底的第一表面上，其中所述外围电路包括第一晶体管；第一布线层，设置在所述外围电路上；基底层，设置在所述第一布线层上；存储单元阵列，设置在所述基底层上；以及第二布线层，设置在所述存储单元阵列上，其中所述第二布线层包括：第一电源布线，配置为供应第一电压；第二电源布线，配置为供应第二电压；以及第一布线，电连接到所述第一晶体管，其中所述第一布线配置为可电连接到所述第一电源布线或所述第二电源布线。2.如权利要求1所述的存储器件，其中所述第一电源布线和所述第二电源布线的每个在第一方向上延伸，并且所述第一电源布线和所述第二电源布线彼此间隔开，其中所述第一布线设置在所述第一电源布线和所述第二电源布线之间。3.如权利要求1所述的存储器件，其中所述第一电源布线和所述第二电源布线以及所述第一布线设置在相同的平面上。4.如权利要求1所述的存储器件，其中所述第一布线电连接到所述第一晶体管的栅电极。5.如权利要求4所述的存储器件，还包括：第一接触和第二接触，穿过包括在所述第一布线层中的绝缘层的一部分设置。6.如权利要求5所述的存储器件，其中所述第一接触将所述第一晶体管的所述栅电极与包括在所述第一布线层中的第二布线电连接，其中所述第二接触将所述第一布线与所述第二布线电连接。7.如权利要求1所述的存储器件，其中所述外围电路还包括第二晶体管，其中所述第二布线层还包括电连接到所述第二晶体管的第二布线，其中所述第二布线配置为可电连接到所述第一电源布线或所述第二电源布线。8.如权利要求1所述的存储器件，其中所述外围电路还包括第二晶体管，其中所述第二布线层还包括：第三电源布线，配置为供应所述第一电压；和第二布线，电连接到所述第二晶体管，所述第二布线配置为可电连接到所述第二电源布线或所述第三电源布线。9.如权利要求8所述的存储器件，其中所述第一电源布线、所述第二电源布线和所述第三电源布线的每个在第一方向上延伸，并且所述第一电源布线、所述第二电源布线和所述第三电源布线彼此间隔开，其中所述第一布线布置在所述第一电源布线和所述第二电源布线之间，所述第二布线布置在所述第二电源布线和所述第三电源布线之间。10.如权利要求1所述的存储器件，其中所述第一电压是电源电压，所述第二电压是接地电压。11.如权利要求1所述的存储器件，其中所述基底层包括多晶硅或单晶硅。12.如权利要求11所述的存储器件，其中...

【专利技术属性】
技术研发人员：金昶汎，金成勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR