三维电路及其制造方法技术

本发明专利技术公开了一种三维电路及其制造方法。多层电路(例如，3D存储器阵列)具有一组围绕配置在多层区域的周边的接触区域，其中联机形成至在W个层中的电路元件。各接触区域具有多个在其上具有着陆区的梯级，其包括在多达M个层上的梯级，其中M可远小于W。接触区域的组合在全部W个层上提供着陆区，在组合中的各接触区域具有在W个层的不同子集上的着陆区。一种装置的形成方法，使用刻蚀‑修整工艺以在全部接触区域中形成M个层，且在一些接触区域中使用一次或多次的非等向性刻蚀。

Three dimensional circuit and its manufacturing method

The invention discloses a three dimensional circuit and a manufacturing method. Multilayer circuit (for example, 3D memory array) has a set of contact areas around the periphery of the multi-layer area, which is connected to the circuit elements in W layers online. Each contact area has a cascade of landing zones on it, which includes a cascade on as many as M layers, of which M is far less than W. The contact area combination provides a landing area on all W layers, and the contact areas in the combination have a landing area on the different subsets of the W layer. A method of forming a device, in full contact area form M layers using etching trimming process, and in some contact area using one or more anisotropic etching.

【技术实现步骤摘要】
三维电路及其制造方法
本专利技术总体上是有关于一种高密度集成电路装置，且特别是有关于一种用于多层(multilevel)三维装置的层间连接件(interlevelconnector)的形成方法。
技术介绍
在存储器装置的制造中，集成电路上每单位面积的数据量可以是一关键因素。因此，当存储器装置的关键尺寸达到光刻技术的极限时，为了达成更高的储存密度以及较低的每位的成本，已提出用于叠层多层存储单元(memorycell)的技术。举例来说，在赖(Lai)等人「多层可叠层薄膜晶体管与非门型闪存(AMulti-LayerStackableThin-FilmTransistor(TFT)NAND-TypeFlashMemory)」(IEEEInt’lElectronDevicesMeeting，11-13Dec.2006)以及在荣格(Jung)等人「使用用于超过30纳米节点的ILD和TANOS结构上的叠层单晶硅层的三维叠层与非门闪存技术(ThreeDimensionallyStackedNANDFlashMemoryTechnologyUsingStackingSingleCrystalSiLayersonILDandTANOSStructureforBeyond30nmNode)」(IEEEInt’lElectronDevicesMeeting，11-13Dec.2006)的文献中，薄膜晶体管(thinfilmtransistor)技术应用至电荷捕捉存储器(chargetrappingmemory)。在约翰逊(Johnson)等人「具有二极管/反熔丝存储单元的三维阵列的512-MbPROM(512-MbPROMWithaThree-DimensionalArrayofDiode/Anti-fuseMemoryCells)」(IEEEJ.ofSolid-StateCircuits，vol.38，no.11，Nov.2003)的文献中，交叉点阵列(cross-pointarray)技术已应用于反熔丝存储器(anti-fusememory)。亦可参照克利夫斯(Cleeves)的标题为「三维存储器(Three-DimensionalMemory)」的美国专利案第7，081,377号案。于电荷捕捉存储器技术中提供垂直与非门胞的另一种架构于金(Kim)等人「用于具有VRAT和PIPE的超高密度闪存的新颖三维结构(Novel3-DStructureforUltra-HighDensityFlashMemorywithVRATandPIPE)」(2008SymposiumonVLSITechnologyDigestofTechnicalPapers；17-19June2008；pages122-123)的文献中。在三维(three-dimensional；3D)叠层存储器装置中，用于耦接存储单元下层至周边电路(诸如译码器(decorder)、驱动器(driver)等)的导电内联机穿过上层。已形成阶梯(stairstep)结构以适应内联机，使得垂直层间联机可连接至电路的各层着陆区(landingarea)上，垂直层间联机延伸至叠层的顶层上的平面以通过金属层中的图案化导体布线(routing)至周边电路。一种用于制造阶梯结构的减少光刻步骤次数的方法描述于田中(Tanaka)等人「用于超高密度闪存的具有穿孔和插塞工艺的位成本可变技术(BitCostScalableTechnologywithPunchandPlugProcessforUltraHighDensityFlashMemory)」(2007SymposiumonVLSITechnologyDigestofTechnicalPapers；12-14June2007，pages：14-15)的文献中。举例来说，田中在图8中描述了掩模、刻蚀、修整(trim)次序。其他技术描述于2013年12月3日发布的美国专利案第8,598,032号案，标题为减少掩模数于具有叠层接触层的集成电路装置(REDUCEDNUMBEROFMASKFORICDEVICEWITHSTACKEDCONTACTLEVELS)；2013年2月26日发布的美国专利案第8,383,512号案，标题为多层联机结构的制造方法(METHODFORMAKINGMULTILAYERCONNECTIONSTRUCTURE)；2014年9月16日发布的美国专利案第8,836,137号案，标题为三维叠层多芯片模块的产生方法(METHODFORCREATINGA3DSTACKEDMULTICHIPMODULE)；2015年6月2日发布的美国专利案第9,048,341号案，标题为集成电路电容及方法(INTEGRATEDCIRCUITCAPACITORANDMETHOD)；2014年1月21日发布的美国专利案第8,633,099号案，标题为三维叠层集成电路装置中的层间连接件的形成方法(METHODFORFORMINGINTERLEVELCONNECTORSINATHREE-DIMENSIONALSTACKEDICDEVICE)；以及2014年5月27日发布的美国专利案第8,736,069号案，标题为具有增加厚度的停止层的多层垂直插塞形成(MULTI-LEVELVERTICALPLUGFORMATIONWITHSTOPLAYERSOFINCREASINGTHICKNESSES)，其揭露内容在此并入本文作为参考。然而，3D叠层存储器装置以及其他3D电路结构的接触结构的缺点包括需要多次的光刻和刻蚀掩模步骤以及在布局中需要相对大的面积。这些问题皆会增加成本以及降低电路密度。当为了高密度电路增加层数，这些缺点变得愈来愈困难。期望能提供一种技术可限制所需要的光光刻掩模数量以及接触结构(包括层间连接件)所消耗的面积量，且特别是用于具有大量层数的3D装置。
技术实现思路
所述装置包括具有配置在多层电路的核心区域的边界上的层间连接件的多层电路。多层电路包括3D多层区域(例如，包括3D存储器阵列的区域)以及一组围绕配置在多层区域的周边的接触区域，其中产生连接至多层中的电路元件。在接触区域中的电路元件可以是连接至多层电路中的字线、位线或其他电路元件的导体。多层区域可以表征为具有对其产生接点的W个层，具有在接触区域中的层间连接件接触各层上的着陆区。各接触区域具有多个在其上具有着陆区的梯级，其包括在多达最大M个层上的梯级，其中数量M等于梯级数量(例如使用刻蚀-修整工艺形成的梯级数量)且可以远小于W(例如约1/2、1/4或1/8的W)。一组接触区域的组合在全部W个层上提供着陆区，且在上述组合中的各接触区域可具有在W个层的不同子集上的着陆区。一种装置的形成方法包括使用刻蚀-修整工艺以在全部接触区域中形成M个层，且在接触区域的子集中使用一次或多次非等向性阶段刻蚀工艺以在该组W个层的不同子集中形成着陆区，其中各不同的子集可具有在多达M个层上的接触区域。刻蚀-修整工艺可包括超过一次刻蚀-修整循环，各刻蚀-修整循环使用刻蚀-修整掩模。所述方法可包括使用超过1个非等向性阶段刻蚀工艺，各阶段刻蚀工艺使用暴露接触区域的子集中的全部M个梯级的单一阶段掩模。子句「刻蚀-修整掩模」本文档来自技高网...

【技术保护点】
一种三维电路，其特征在于，包括：多层电路，具有配置在一组包括W个构件的层L(i)中的电路元件，其中i从1至W，该多层电路包括具有周边和一组包括N个构件的接触区域的多层区域，该组接触区域中的这些接触区域围绕配置于该多层区域的该周边；以及该组接触区域中的各接触区域包括在该多层电路的多达M个层中的电路元件上的着陆区，其中这些接触区域的第一子集包括在最上层L(i)上的着陆区，其中i从W‑M+1至W，且这些接触区域的第二子集包括在层L(i)上的着陆区，其中i从W‑M+1‑S1至W‑S1，S1为第一次阶段掩模刻蚀的层数。

【技术特征摘要】
2016.10.10 US 15/289,2311.一种三维电路，其特征在于，包括：多层电路，具有配置在一组包括W个构件的层L(i)中的电路元件，其中i从1至W，该多层电路包括具有周边和一组包括N个构件的接触区域的多层区域，该组接触区域中的这些接触区域围绕配置于该多层区域的该周边；以及该组接触区域中的各接触区域包括在该多层电路的多达M个层中的电路元件上的着陆区，其中这些接触区域的第一子集包括在最上层L(i)上的着陆区，其中i从W-M+1至W，且这些接触区域的第二子集包括在层L(i)上的着陆区，其中i从W-M+1-S1至W-S1，S1为第一次阶段掩模刻蚀的层数。2.根据权利要求1所述的三维电路，其特征在于，这些接触区域的第三子集包括在层L(i)的着陆区，其中i从W-M+1-S1-S2至W-S1-S2，S2为第二次阶段掩模刻蚀的层数。3.根据权利要求1所述的三维电路，其特征在于，在该组接触区域中的这些接触区域中，这些层中的这些电路元件包括在导电材料层以及绝缘材料层中的导体，更包括：介电填充于这些着陆区上；接触开口穿过该介电填充向下至这些着陆区；以及层间连接介于这些接触开口中。4.根据权利要求1所述的三维电路，其特征在于，这些着陆区在正交于该组接触区域中的各接触区域中的该周边的方向上连续地成梯级至下层。5.根据权利要求1所述的三维电路，其特征在于，该组接触区域的这些构件配置在该多层区域的该周边的对应侧边上，且具有正交于这些对应侧边的相同宽度尺寸。6.根据权利要求1所述的三维电路，其特征在于，该多层区域包括仅有位于该多层电路中的电路元件和这些接触区域之间的导体的过渡区域，以及该周边是在该过渡区域中且包括两侧边，且该组接触区域中的接触区域具有配置在各该两侧边上的该周边上的侧边。7.一种三维电路的制造方法，其特征在于，包括：形成具有配置在一组包括W个构件的层中的电路元件的多层电路，该多层电...

【专利技术属性】
技术研发人员：杨金成，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71