紧凑型非易失性存储器设备制造技术

本公开涉及一种紧凑型非易失性存储器设备，该非易失性存储器设备包括至少一个存储器单元(CEL)，该至少一个存储器单元包括：选择晶体管(TRS)，该选择晶体管包括嵌入在半导体衬底区域(SB1，SB2)中的绝缘选择栅极(SG)；半导体源极区域(S)，该半导体源极区域与该嵌入式绝缘选择栅极的下部(31)接触；状态晶体管(TR)，该状态晶体管包括具有嵌入在该衬底区域中在该嵌入式绝缘选择栅极的上部(30)上方的至少一个绝缘部分(10)的浮栅(FG)、半导体漏极区域(D1，D2)、以及与该浮栅绝缘并且部分地位于该浮栅上方的控制栅极(CG)，该源极区域(S)、该漏极区域(D1，D2)和该衬底区域(SB1，SB2)以及该控制栅极(CG)是单独可极化的。

Compact nonvolatile memory device

The invention relates to a compact nonvolatile memory device, the non-volatile memory device includes at least one memory unit (CEL), the at least one memory cell includes a selection transistor (TRS), the selection transistor includes a semiconductor substrate embedded in the region (SB1, SB2) in the selection gate insulation (SG); semiconductor source region (S), the semiconductor source area and the lower part of the insulation embedded select gate (31) contact state; (TR), the state of the transistor transistor includes has embedded in the substrate region in the upper portion of the gate insulation selection of the embedded (30) above at least one insulation part (10) of the floating gate (FG), a semiconductor drain region (D1, D2), and the floating gate and the control gate insulating part is located above the floating gate (CG), (S) the source region, the drain region (D1, D2) and the substrate area The domain (SB1, SB2) and the control gate (CG) are individually polarizable.

【技术实现步骤摘要】
紧凑型非易失性存储器设备
本专利技术的实施例涉及紧凑型非易失性存储器。
技术介绍
目前存在缩小存储器单元尺寸的持续需求。
技术实现思路
因此，根据一个实施例，提出了一种特别紧凑的存储器单元，该存储器单元在硅上具有基本上相当于晶体管的占用面积的总体尺寸。根据一个方面，提出了一种非易失性存储器设备，该非易失性存储器设备包括至少一个存储器单元，该至少一个存储器单元包括：选择晶体管，该选择晶体管包括嵌入在半导体衬底区域中的绝缘选择栅极，半导体源极区域，该半导体源极区域与所述嵌入式绝缘选择栅极的下部接触，状态晶体管，该状态晶体管包括具有至少一个部分的浮栅、半导体漏极区域和控制栅极，该至少一个部分被绝缘并且被嵌入在该衬底区域中在该绝缘的且嵌入的选择栅极的上部上方，该控制栅极与该浮栅绝缘并且部分地位于该浮栅上方，源极区域、漏极区域和衬底区域与控制栅极一起是单独可极化的。因此，在这种存储器单元中，选择晶体管是嵌入式晶体管，并且状态晶体管至少部分地嵌有彼此堆叠的浮栅和控制选择栅极，从而可以减小此存储器单元在硅上的总体表面积。。这种存储器单元有利地可通过福勒-诺得海姆效应擦除，并且可通过在源极侧注入热载流子(由本领域技术人员已知的英语首字母缩略词为SSI(“源极侧注入(SourceSideInjection)”)的现象)进行编程。在变体中，浮栅可以完全嵌入在衬底中。根据又另一个可能的变体，该浮栅可以包括两个绝缘块，这两个绝缘块由该控制栅极的第一部分隔开并且被该控制栅极的第二部分覆盖，该第一部分延伸至该嵌入式绝缘选择栅极附近。作为一般规则，并且尤其是在将存储器单元并入包括存储器单元矩阵的存储器平面内的背景下，该衬底区域可以包括两个单独可极化的衬底区，这两个单独可极化的衬底区位于该嵌入式选择栅极的任一侧和该浮栅的该至少一个嵌入部分的任一侧。类似地，该漏极区域可以包括两个单独可极化的漏极区，这两个单独可极化的漏极区位于该浮栅的该至少一个嵌入部分的任一侧。根据一个实施例，该存储器设备包括存储器平面，该存储器平面包括沿平行于第一方向的多条第一线以及平行于第二方向的多条第二线以矩阵形式安排的多个存储器单元。同一第一线的所有单元的控制栅极于是可以通过第一金属化层被极化。同一第一线的所有存储器单元的漏极区可以通过第二金属化层(例如位线)被极化，并且同一第一线的两个相邻存储器单元共享公共漏极区。同一第二线的所有单元的选择栅极可以通过第三金属化层(例如字线)被极化，并且同一第一线的两个相邻存储器单元共享公共衬底区。同一第二线的所有公共衬底区于是可以通过例如平行于字线的第四金属化层被极化。最后，通常可以借助于多个接触区使存储器平面的所有存储器单元的源极区同时极化，以便使对源极区的访问阻力最小化。根据另一个方面，提出了一种用于擦除如上定义的存储器设备的存储器单元的方法，该方法包括在控制栅极与衬底区域之间施加高于擦除阈值的擦除电势差，该嵌入式选择栅极上存在的电压被适配成用于防止绝缘材料被击穿，该绝缘材料被设计成用于使该嵌入式选择栅极与该衬底区域绝缘。这可以通过保持选择栅极的电势浮动、或者通过将第一电压施加至该嵌入式选择栅极来完成，从而防止该击穿被设计成用于使该嵌入式选择栅极与该衬底区域绝缘的绝缘材料。在这种擦除方法中，例如还可以保持漏极区域的电势浮动并且保持源极区域的电势浮动，或者对其施加零电压。如果衬底区域包括两个衬底区，并且漏极区域包括两个漏极区，则可以在控制栅极与这两个衬底区中的至少一个衬底区之间施加高于擦除阈值的擦除电势差，同时保持选择栅极的电势浮动，或者同时将该第一电压施加至该嵌入式选择栅极，该第一电压被适配成用于防止绝缘材料被击穿，该绝缘材料被设计成用于将该嵌入式选择栅极与该衬底区域绝缘。还可以保持这两个漏极区的电势浮动，同时保持源极区域的电势浮动，或者同时对其施加零电压。存在操作擦除这种存储器设备的存储器单元的另一个可能的变体。根据这种另外的变体，可以将第二电压施加至控制栅极，并且可以将第三电压施加至选择栅极，从而在控制栅极与选择栅极之间产生高于擦除阈值的擦除电势差。电势和该衬底区域的可以保持浮动，或者替代性地，衬底区域可以利用零电压被极化。在此再次地，施加至选择栅极的第三电压被适配成用于防止绝缘材料被击穿，该绝缘材料被设计成用于将该嵌入式选择栅极与衬底区域绝缘。换言之，根据这种另外的变体，擦除电势差被施加在控制栅极与选择栅极之间，而在前述擦除变体中，擦除电势差被施加在控制栅极与衬底区域之间。在此再次地，根据这个另外的变体，漏极区域的电势可以保持浮动，并且或者源极区域的电势保持浮动或者零电压被施加到源极区域。根据另一个方面，提出了一种用于对如上定义的存储器设备的存储器单元进行编程的方法，该方法包括：在控制栅极与衬底区域之间施加高于编程阈值(该编程阈值通常低于擦除阈值)的编程电势差；以及将第四电压施加至该嵌入式选择栅极，该第四电压被适配成用于使选择晶体管导通。有利地，还将编程电压施加至漏极区域，并且将零电压施加至源极区域。如果漏极区域包括两个漏极区，则可以将编程电压施加至这两个漏极区之一或其两者。根据又另一个方面，提出了一种用于对如上定义的存储器设备的存储器单元进行读取的方法，该方法包括：将读取控制电压施加至控制栅极；将第五电压施加至选择栅极以使该选择晶体管导通；以及将读取电压施加至漏极区域，该源极区域和该衬底区域连接至零电压(例如地)。在擦除该设备的存储器平面的背景下，如果使用在控制栅极与衬底区域之间施加擦除电势差的擦除变体，则可以擦除属于存储器设备的同一第一线的两个相邻存储器单元(通过在该第一线的所有存储器单元的控制栅极与这两个相邻存储器单元的所共用衬底区之间施加该擦除电势差)。相反地，如果使用在控制栅极与选择栅极之间施加擦除电势差的擦除变体，则可以通过将第二电压施加至控制栅极并且将第三电压施加至存储器单元的选择栅极来一次擦除存储器设备的一个存储器单元，从而仅在此存储单元的控制栅极与选择栅极之间产生擦除电势差。还可以通过应用如上定义的编程方法、通过在这个存储器单元的控制栅极与衬底区域之间施加编程电势差同时使此存储器单元的选择晶体管导通来对如上定义的存储器设备的存储器平面的存储器单元进行编程。还可以通过应用如上定义的读取方法、通过将读取控制电压施加至此存储器单元的控制栅极同时仅使这个存储器单元的选择晶体管导通来对如上定义的存储器设备的存储器平面的存储器单元进行读取。附图说明本专利技术的其他优点和特征将通过精读不以任何方式受限的实施例和应用的详细说明以及附图而变得明显，在附图中：-图1至图22以示意性的方式涉及本专利技术的不同方面。具体实施方式在图1中，参考号CEL表示非易失性存储器单元，该非易失性存储器单元包括选择晶体管TRS和状态晶体管TR。在此，选择晶体管是嵌入式竖直晶体管，该嵌入式竖直晶体管包括嵌入在衬底区域中的绝缘选择栅极SG。状态晶体管TR包括浮栅FG，该浮栅在这个实施例中具有嵌入在衬底区域中的部分10和突出在衬底区域上方的部分11。状态晶体管TR还包括控制栅极CG，该控制栅极通过绝缘材料OX1与浮栅FG绝缘并且更具体地在这种情况下与这个浮栅的突出上部11绝缘，该绝缘材料例如是诸如二氧化硅的栅氧化层，尽管这个示例不以任何方式本文档来自技高网...

【技术保护点】
一种非易失性存储器设备，所述非易失性存储器设备包括至少一个存储器单元(CEL)，所述至少一个存储器单元包括：选择晶体管(TRS)，所述选择晶体管包括嵌入在半导体衬底区域(SB1，SB2)中的绝缘选择栅极(SG)；半导体源极区域(S)，所述半导体源极区域与所述嵌入式绝缘选择栅极的下部(31)接触；状态晶体管(TR)，所述状态晶体管包括具有嵌入在所述衬底区域中在所述嵌入式绝缘选择栅极的上部(30)上方的至少一个绝缘部分(10)的浮栅(FG)、半导体漏极区域(D1，D2)、以及与所述浮栅绝缘并且部分地位于所述浮栅上方的控制栅极(CG)，所述源极区域(S)、所述漏极区域(D1，D2)和所述衬底区域(SB1，SB2)以及所述控制栅极(CG)是单独可极化的。

【技术特征摘要】
2016.08.05 FR 16575861.一种非易失性存储器设备，所述非易失性存储器设备包括至少一个存储器单元(CEL)，所述至少一个存储器单元包括：选择晶体管(TRS)，所述选择晶体管包括嵌入在半导体衬底区域(SB1，SB2)中的绝缘选择栅极(SG)；半导体源极区域(S)，所述半导体源极区域与所述嵌入式绝缘选择栅极的下部(31)接触；状态晶体管(TR)，所述状态晶体管包括具有嵌入在所述衬底区域中在所述嵌入式绝缘选择栅极的上部(30)上方的至少一个绝缘部分(10)的浮栅(FG)、半导体漏极区域(D1，D2)、以及与所述浮栅绝缘并且部分地位于所述浮栅上方的控制栅极(CG)，所述源极区域(S)、所述漏极区域(D1，D2)和所述衬底区域(SB1，SB2)以及所述控制栅极(CG)是单独可极化的。2.根据权利要求1所述的设备，其中，所述存储器单元(CEL)可通过福勒-诺得海姆效应擦除并且可通过源极侧载流子注入进行编程。3.根据以上权利要求中任一项所述的设备，其中，所述浮栅(FG1)完全嵌入在所述衬底中。4.根据以上权利要求中任一项所述的设备，其中，所述浮栅包括两个绝缘块(FG21，FG22)，所述两个绝缘块由所述控制栅极(CG2)的第一部分(201)分开并且被所述控制栅极的第二部分(200)覆盖，所述第一部分延伸至所述嵌入式绝缘选择栅极附近。5.根据以上权利要求中任一项所述的设备，其中，所述衬底区域包括两个单独可极化的衬底区(SB1，SB2)，所述两个单独可极化的衬底区位于所述嵌入式选择栅极的任一侧和所述浮栅的所述至少一个嵌入部分的任一侧。6.根据以上权利要求中任一项所述的设备，其中，所述漏极区域包括两个单独可极化的漏极区(D1，D2)，所述两个单独可极化的漏极区位于所述浮栅的所述至少一个嵌入部分的任一侧。7.根据权利要求5和6所述的设备，包括存储器平面(PM)，所述存储器平面包括沿平行于第一方向(DR1)的多条第一线以及平行于第二方向(DR2)的多条第二线以矩阵形式安排的多个存储器单元(CELi,j)，同一第一线的所有单元的控制栅极(CGi,j)可通过第一金属化层(CGLj)被极化，同一第一线的所有单元的漏极区可通过第二金属化层(BLj)被极化，并且同一第一线的两个相邻存储器单元(CELi,j，CELi+1,j)共享公共漏极区，同一第二线的所有单元的选择栅极(SGi,j)可通过第三金属化层(WLi)被极化，同一第一线的两个相邻存储器共享公共衬底区，并且同一第二线的所有公共衬底区可通过第四金属化层(SBLi,i+1)被极化，并且所述存储器平面的所有存储器单元的源极区域可同时被极化。8.一种用于擦除根据权利要求1至4中任一项所述的存储器设备的存储器单元的方法，所述方法包括在所述控制栅极(CG)与所述衬底区域(SB2)之间施加高于擦除阈值的擦除电势差，所述嵌入式选择栅极(SG)上存在的电压被适配成用于防止绝缘材料(OX3)被击穿，所述绝缘材料被设计成用于使所述嵌入式选择栅极与所述衬底区域绝缘。9.根据权利要求8所述的方法，其中，所述漏极区域(D1，D2)的电势保持浮动，并且或者所述源极区域(S)的电势保持浮动或者零电压被施加到所述源极区域。10.一种用于擦除根据权利要求5和6所述的存储器设备的存储器单元的方法，所述方法包括在所述控制栅极(CG)与...

【专利技术属性】
技术研发人员：J·德拉洛，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR