三维半导体元件及其制造方法技术

本发明专利技术公开了一种三维半导体元件，包括：一基板，包括一阵列区域和邻近阵列区域的一阶梯区域，其中阶梯区域包括N个梯级，N为大于或等于1的整数；一叠层，具有多层结构叠置于该基板上，且多层结构包括有源层与绝缘层交错设置于基板上方，该叠层包括多个次叠层形成于基板上，这些次叠层与阶梯区域的N个梯级对应设置以分别形成接触区域，其中于接触区域中各次叠层的一最上层有源层包括一金属硅化物层；和多层结构连接器，分别位于对应的接触区域，且多层结构连接器系向下延伸以电性连接各个次叠层的金属硅化物层。

【技术实现步骤摘要】
三维半导体元件及其制造方法
本专利技术是有关于一种三维半导体元件及其制造方法，且特别是有关于一种具金属硅化物(silicide)的三维半导体元件及其制造方法。
技术介绍
非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行含存储单元的存储器平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管叠层的与非门(NAND)型闪存结构被提出。相关业者已经提出各种不同结构的三维存储器元件，例如具单栅极(Single-Gate)的存储单元、双栅极(doublegate)的存储单元，和环绕式栅极(surroundinggate)的存储单元等三维半导体元件。相关设计者无不期望可以构建出一三维半导体结构，不仅具有许多层叠层平面(存储器层)而达到更高的储存容量，更具有优异的电子特性(例如具有良好的数据保存可靠性和操作速度)，使存储器可以被稳定和快速的如进行擦除和编程等操作。一般而言，传统三维半导体元件会在阶梯区域(staircasearea)沉积一刻蚀停止层(例如氮化硅层)覆盖接触区域的次叠层的多层结构(multi-layers)，使对应各接触区域的所有接触孔都能一致地停在刻蚀停止层上。之后，所有的接触孔同步穿过刻蚀停止层而到达其对应的有源层(例如多晶硅层)上。然而，由于刻蚀停止层的形成会影响接触降落窗口(contactlandingwindows)。若在发展一三维半导体元件时需要形成更多对的氧化层-多晶硅层(即常称之OP层)叠层，则需要形成更厚的刻蚀停止层，则此更厚的刻蚀停止层的形成会对接触降落窗口造成更大的不良影响。再者，在缩小三维半导体元件尺寸时，刻蚀停止层的存在会留下更少的空间给接触降落窗口，这对于工艺和结构都会造成问题。
技术实现思路
本专利技术系有关于一种三维半导体元件及其制造方法。根据实施例的三维半导体元件，通过形成金属硅化物(silicide)可大幅增加接触降落窗口(contactlandingwindows)。根据实施例，系提出一种三维半导体元件，包括：一基板，包括一阵列区域(arrayarea)和邻近阵列区域的一阶梯区域(staircasearea)，其中阶梯区域包括N个梯级(Nsteps)，N为大于或等于1的整数；一叠层，具有多层结构(multi-layers)叠置于该基板上，且多层结构包括有源层与绝缘层交错设置于基板上方，该叠层包括多个次叠层(sub-stacks)形成于基板上，这些次叠层与阶梯区域的N个梯级对应设置以分别形成接触区域(contactregions)，其中于接触区域中各次叠层的一最上层有源层(anuppermostactivelayer)包括一金属硅化物层(silicidelayer)；和多层结构连接器(multilayeredconnectors)，分别位于对应的接触区域，且多层结构连接器系向下延伸以电性连接各个次叠层的金属硅化物层。根据实施例，系提出一种三维半导体元件的制造方法，包括：提供具有一阵列区域和邻近阵列区域的一阶梯区域的一基板，其中阶梯区域包括N个梯级，N为大于或等于1的整数；形成具有多层结构的一叠层于该基板上，且多层结构包括有源层与绝缘层交错设置于该基板上方，该叠层包括多个次叠层形成于基板上，这些次叠层与阶梯区域的N个梯级对应设置以分别形成接触区域，其中于接触区域中各次叠层的一最上层有源层包括一金属硅化物层；和形成多层结构连接器分别位于对应的接触区域，且多层结构连接器系向下延伸以电性连接各次叠层的金属硅化物层。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：附图说明图1系简绘一三维半导体元件的立体图。图2为本专利技术一实施例的一三维半导体元件的阶梯区域的剖面示意图。图3A至图3L绘示根据一实施例于阶梯区域中形成金属硅化物的三维半导体元件的一种制造方法。图4为本专利技术另一实施例的一三维半导体元件的阶梯区域的剖面示意图。【符号说明】10：基板RA：阵列区域RS：阶梯区域RC、P1、P2、P3、P4、P5、P6、P7、P8：接触区域12U：上方选择线12L：下方选择线17：串行接触18：导线112、212-1、212-2、212-3、212-4、212-5、212-6、212-7、212-8：有源层113、213-1、213-2、213-3、213-4、213-5、213-6、213-7、213-8：绝缘层CT1、CT2、CT3、CT4、CT5、CT6、CT7、CT8：多层结构连接器24-1、24-2、24-3、24-4、24-5、24-6、24-7、24-8、24-1’、24-2’、24-3’、24-4’、24-5’、24-6’、24-7’、24-8’：金属硅化物层240-3、240-4、240-5、240-6、240-7、240-8、240-3’、240-4’、240-5’、240-6’、240-7’、240-8’：金属硅化物部份25：金属层26：介电层PR1：第一图案化光刻胶层PR2：第二图案化光刻胶层PR3：第三图案化光刻胶层d1：第一宽度d2：第二宽度具体实施方式本专利技术的实施例系提出一种三维半导体元件及其制造方法。根据实施例，通过在三维半导体元件中形成金属硅化物(silicide)的方式以大幅增加接触降落窗口(contactlandingwindows)，无论三维半导体元件的OP层叠层的层数有多少或是三维半导体元件尺寸是否缩小，都适合应用实施例。因此，根据实施例提出的具金属硅化物之设计，可以提供应用的三维半导体元件有足够宽的接触降落窗口，进而增进应用元件的电子特性和性能表现。本专利技术可应用于许多具不同存储单元阵列型态的三维半导体元件，例如垂直通道式(vertical-channel，VC)三维半导体元件和垂直栅极式(vertical-gate，VG)三维半导体元件，本专利技术对于实施例的应用型态并没有特别限制。图1系简绘一三维半导体元件的立体图。图中系绘示一垂直通道式三维半导体元件为例作说明。一三维半导体元件包括一叠层(stack)具有多层结构(multi-layers)叠置于一基板10上，基板10包括一阵列区域(arrayarea)RA和邻近阵列区域RA的一阶梯区域(staircasearea)RS，其中阶梯区域RS包括N个梯级(Nsteps)，N为大于或等于1的整数。多层结构包括多层有源层112(i.e.存储器层，例如是VC元件中包括了控制栅极)与绝缘层113交错设置于基板10上方。三维半导体元件更包括多条上方选择线(upperselectionlines)12U(上方选择线可为共同源极线(CommonSourceLine))相互平行地位于有源层112(i.e.存储器层)上方，多条串行(strings)垂直于有源层112和上方选择线12U，其中这些串行系电性连接至对应的上方选择线12U。再者，三维半导体元件更包括多条导线18(例如位线BLs)位于上方选择线12U上方，且这些导线18系相互平行并垂直于上方选择线12U。多个存储单元系分别由串行、上方选择线12U和本文档来自技高网...

【技术保护点】
1.一种三维半导体元件，包括：一基板，包括一阵列区域(array area)和邻近该阵列区域的一阶梯区域(staircase area)，其中该阶梯区域包括N个梯级(N steps)，N为大于或等于1的整数；一叠层，具有多层结构(multi‑layers)叠置于该基板上，且该多层结构包括有源层与绝缘层交错设置于该基板上方，该叠层包括多个次叠层(sub‑stacks)形成于该基板上，这些次叠层与该阶梯区域的该N个梯级对应设置以分别形成接触区域(contact regions)，其中于这些接触区域中各这些次叠层的一最上层有源层(an uppermost active layer)包括一金属硅化物层(silicide layer)；和多层结构连接器(multilayered connectors)，分别位于对应的这些接触区域，且这些多层结构连接器系向下延伸以电性连接各个这些次叠层的该金属硅化物层。

【技术特征摘要】
1.一种三维半导体元件，包括：一基板，包括一阵列区域(arrayarea)和邻近该阵列区域的一阶梯区域(staircasearea)，其中该阶梯区域包括N个梯级(Nsteps)，N为大于或等于1的整数；一叠层，具有多层结构(multi-layers)叠置于该基板上，且该多层结构包括有源层与绝缘层交错设置于该基板上方，该叠层包括多个次叠层(sub-stacks)形成于该基板上，这些次叠层与该阶梯区域的该N个梯级对应设置以分别形成接触区域(contactregions)，其中于这些接触区域中各这些次叠层的一最上层有源层(anuppermostactivelayer)包括一金属硅化物层(silicidelayer)；和多层结构连接器(multilayeredconnectors)，分别位于对应的这些接触区域，且这些多层结构连接器系向下延伸以电性连接各个这些次叠层的该金属硅化物层。2.根据权利要求1所述的三维半导体元件，更包括一介电层(adielectriclayer)形成于这些接触区域的这些次叠层上，且这些多层结构连接器系在该介电层中向下延伸，其中该介电层直接接触各个这些次叠层的该金属硅化物层。3.根据权利要求2所述的三维半导体元件，其中于这些接触区域中这些次叠层的这些金属硅化物层系做为这些次叠层的降落区域(landingareas)，且所有的这些降落区域除了被这些多层结构连接器接触的部分以外都被该介电层直接覆盖。4.根据权利要求1所述的三维半导体元件，其中于这些接触区域中这些次叠层的这些有源层之侧端(lateralendsoftheactivelayers)包括金属硅化物部份(silicideportions)。5.一种三维半导体元件的制造方法，包括：提供具有一阵列区域和邻近该阵列区域的一阶梯区域的一基板，其中该阶梯区域包括N个梯级(Nsteps)，N为大于或等于1的整数；形成具有多层结构(multi-layers)的一叠层于该基板上，且该多层结构包括有源层与绝缘层交错设置于该基板上方，该叠层包括多个次叠层(sub-s...

【专利技术属性】
技术研发人员：江昱维，邱家荣，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71