时钟信号分配电路以及操作该时钟信号分配电路的方法技术

一种时钟信号分配电路以及操作该时钟信号分配电路的方法，时钟信号分配电路包括：基于n型金属氧化物半导体（NMOS）的调节器，被配置为接收第一电压并通过调节器电压输出节点输出具有比第一电压低的电压电平的调节器电压；以及基于NMOS的驱动器，包括第一子驱动器，该第一子驱动器被配置为包括第一NMOS晶体管至第四NMOS晶体管，并且接收第一时钟信号和第二时钟信号并输出第一低摆幅时钟信号和第二低摆幅时钟信号。

【技术实现步骤摘要】

本公开涉及一种时钟信号控制电路及其操作方法。更具体地，本专利技术构思涉及一种用于控制输入到相位插值器的时钟信号的电路及其操作方法。

技术介绍

1、尽管诸如存储器、通信设备、或图形设备之类的外围设备的速度和数据传输速率有所提高，但外围设备的操作速度尚未能够跟上处理器的操作速度，并且在新处理器和外围设备之间存在速度差异。因此，高性能数字系统中需要显著提高外围设备的速度。例如，在与时钟信号同步传输数据的输入/输出方法中（例如，存储器设备和存储器控制器之间的数据传输），随着总线负载增加以及传输频率增加，实现时钟信号和数据之间的时间同步非常重要。可以用于该目的的电路包括锁相环（pll）电路、延迟锁定环（dll）电路等。此类pll电路和dll电路通常配备有相位插值器。相位插值器是通过适当地控制两个不同相位选择的延迟时钟信号以在两个所选择的延迟时钟信号之间生成延迟时钟信号的电路。相位插值器可以精确地输出期望相位，并且因此用于各种应用电路中。

2、如果输入到基于电流模逻辑（cml）的相位插值器的时钟信号的共模电平不合适，则可能会在基于cml的相位插值器的输出中本文档来自技高网...

【技术保护点】

1.一种时钟信号分配电路，包括：

2.根据权利要求1所述的时钟信号分配电路，其中，所述基于NMOS的驱动器还被配置为：从锁相环PLL电路接收所述第一时钟信号和所述第二时钟信号，并且

3.根据权利要求1所述的时钟信号分配电路，其中，所述基于NMOS的驱动器包括第一互补金属氧化物半导体CMOS缓冲器和第二CMOS缓冲器，

4.根据权利要求1所述的时钟信号分配电路，其中，第一可变电阻器连接在所述第一输出节点和所述基于NMOS的驱动器的端子节点之间，

5.根据权利要求1所述的时钟信号分配电路，其中，所述第一子驱动器包括NMOS晶体管阵列，并且...

【技术特征摘要】

1.一种时钟信号分配电路，包括：

2.根据权利要求1所述的时钟信号分配电路，其中，所述基于nmos的驱动器还被配置为：从锁相环pll电路接收所述第一时钟信号和所述第二时钟信号，并且

3.根据权利要求1所述的时钟信号分配电路，其中，所述基于nmos的驱动器包括第一互补金属氧化物半导体cmos缓冲器和第二cmos缓冲器，

4.根据权利要求1所述的时钟信号分配电路，其中，第一可变电阻器连接在所述第一输出节点和所述基于nmos的驱动器的端子节点之间，

5.根据权利要求1所述的时钟信号分配电路，其中，所述第一子驱动器包括nmos晶体管阵列，并且

6.根据权利要求1所述的时钟信号分配电路，其中，所述第一子驱动器包括一个或多个第一输出电阻器、一个或多个第二输出电阻器、一个或多个第一开关、以及一个或多个第二开关，并且

7.根据权利要求1所述的时钟信号分配电路，其中，所述基于nmos的驱动器包括多个单元驱动器，

8.根据权利要求1所述的时钟信号分配电路，其中，所述基于nmos的驱动器还包括第二子驱动器，其中，所述第二子驱动器包括第六nmos晶体管、第七nmos晶体管、第八nmos晶体管和第九nmos晶体管，并且被配置为接收第三时钟信号和第四时钟信号，并输出第三低摆幅时钟信号和第四低摆幅时钟信号，

9.一种电子设备，包括：

10.根据权利要求9所述的电子设备，还包括锁相环pll电路，

11.根据权利要求9所述的电子设备，其中，所述基于nmos的驱动器包括第一互补金属氧化物半导体cmos缓冲器和第二cmos缓...

【专利技术属性】
技术研发人员：朴宰贤，梁永太，吕焕硕，黄寅植，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：