【技术实现步骤摘要】
三维半导体存储器件相关申请的交叉引用于2017年9月1日在韩国知识产权局提交的题为“三维半导体存储器件及其制造方法”的韩国专利申请No.10-2017-0112028的全部公开通过引用合并于此。
实施例涉及一种三维半导体存储器件及其制造方法。
技术介绍
需要更高集成度的半导体器件以满足消费者对优异性能和便宜价格的追求。在半导体器件的情况下，由于它们的集成度是决定产品价格的重要因素，所以特别期望增加集成度。
技术实现思路
实施例涉及一种三维半导体存储器件，其可以包括：包括外围电路区域和单元阵列区域的衬底、设置在衬底的外围电路区域上的外围栅堆叠、以及设置在衬底的单元阵列区域上的电极结构。电极结构可以包括下电极、覆盖下电极的下绝缘层、以及在竖直方向上交替地堆叠在下绝缘层上的上电极和上绝缘层。下绝缘层可以从单元阵列区域延伸到外围电路区域以覆盖外围栅堆叠，并且下绝缘层在外围电路区域上的顶面可以高于在单元阵列区域上的顶面。实施例还涉及一种三维半导体存储器件，其可以包括：包括外围电路区域和单元阵列区域的衬底、设置在衬底的外围电路区域上的外围栅堆叠、设置在衬底的单元阵列区域上的下电极...
【技术保护点】
1.一种三维半导体存储器件，包括：包括外围电路区域和单元阵列区域的衬底；设置在所述衬底的所述外围电路区域上的外围栅堆叠；以及设置在所述衬底的所述单元阵列区域上的电极结构，所述电极结构包括下电极、覆盖所述下电极的下绝缘层、以及在竖直方向上交替地堆叠在所述下绝缘层上的上电极和上绝缘层，其中，所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域以覆盖所述外围栅堆叠，以及所述下绝缘层在所述外围电路区域上的顶面高于在所述单元阵列区域上的顶面。
【技术特征摘要】
2017.09.01 KR 10-2017-01120281.一种三维半导体存储器件，包括：包括外围电路区域和单元阵列区域的衬底；设置在所述衬底的所述外围电路区域上的外围栅堆叠；以及设置在所述衬底的所述单元阵列区域上的电极结构，所述电极结构包括下电极、覆盖所述下电极的下绝缘层、以及在竖直方向上交替地堆叠在所述下绝缘层上的上电极和上绝缘层，其中，所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域以覆盖所述外围栅堆叠，以及所述下绝缘层在所述外围电路区域上的顶面高于在所述单元阵列区域上的顶面。2.根据权利要求1所述的三维半导体存储器件，其中，所述下绝缘层在所述外围电路区域上的顶面的最上高度位于所述上电极中最下面一个电极的顶面的上方。3.根据权利要求1所述的三维半导体存储器件，其中，所述下绝缘层在所述外围电路区域上的顶面的最下高度位于所述外围栅堆叠之间。4.根据权利要求1所述的三维半导体存储器件，其中，所述下绝缘层在所述外围电路区域上的顶面的最下高度和最上高度之间的差大于每一个所述上电极的厚度。5.根据权利要求1所述的三维半导体存储器件，其中，所述外围栅堆叠具有第一厚度，所述下电极具有小于所述第一厚度的第二厚度，以及在所述单元阵列区域上的所述下绝缘层具有大于所述第一厚度的第三厚度。6.根据权利要求1所述的三维半导体存储器件，其中，所述下绝缘层在所述单元阵列区域上具有基本均匀的第三厚度，以及每一个所述上绝缘层具有小于所述第三厚度的第四厚度。7.根据权利要求1所述的三维半导体存储器件，其中，每一个所述上电极具有与所述下电极的厚度基本相同的厚度。8.根据权利要求1所述的三维半导体存储器件，其中，所述外围栅堆叠的顶面位于所述下电极的顶面与所述上电极中最下面一个电极的底面之间。9.根据权利要求1所述的三维半导体存储器件，其中，所述下绝缘层的顶面在所述单元阵列区域上是平坦的，而在所述外围电路区域上是不平坦的。10.根据权利要求1所述的三维半导体存储器件，其中，所述下绝缘层包括设置在所述外围电路区域上的向上凸出部分。11.根据权利要求1所述的三维半导体存储器件，还包括覆盖所述电极结构和所述外围电路区域中的下绝缘层的上绝缘间隙填充层，其中，所述上绝缘间隙填充层在所述外围电路区域上与所述下绝缘层的顶面直接接触。12.根据权利要求11所述的三维半导体存储器件，其中，所述下绝缘层包括第一绝缘材料，以及所述上绝缘间隙填充层包括与所述第一绝缘材料不同的第二绝缘材料。1...
【专利技术属性】
技术研发人员：申美笑，权明颜，闵忠基，权炳昊，尹普彦，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR
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