半导体器件及其制造方法技术

本文提供了一种半导体器件及其制造方法。通过使用包围第一半导体区域的与第二半导体区域交叠的一部分的选择栅极，该半导体器件具有改进的擦除特性。第一半导体区域和第二半导体区域由不同的半导体材料形成。

Semiconductor Devices and Their Manufacturing Methods

This paper provides a semiconductor device and its manufacturing method. The semiconductor device has improved erasure characteristics by using a selective gate that surrounds a portion of the first semiconductor region overlapping the second semiconductor region. The first semiconductor region and the second semiconductor region are formed by different semiconductor materials.

【技术实现步骤摘要】
半导体器件及其制造方法
本公开的各种实施方式涉及半导体器件及其制造方法，更具体地讲，涉及一种包括晶体管的半导体器件及其制造方法。
技术介绍
半导体器件可包括被配置为存储数据的存储器单元阵列。存储器单元阵列可包括存储器单元晶体管和选择晶体管。存储器单元晶体管可存储数据。当执行诸如擦除操作或读取操作的编程操作时，选择晶体管可确定是否将沟道与信号线联接。例如，NAND闪存装置的存储器单元阵列包括存储器串。存储器串可包括源极选择晶体管、漏极选择晶体管以及串联联接在源极选择晶体管与漏极选择晶体管之间的多个存储器单元晶体管。源极选择晶体管可确定是否将源极线与存储器串的沟道联接，并且漏极选择晶体管可确定是否将位线与存储器串的沟道联接。形成存储器单元阵列的选择晶体管和存储器单元晶体管可三维布置以具体实现半导体器件的高度集成。可通过生成空穴并将空穴供应给存储器串的沟道来执行三维半导体器件的擦除操作。空穴可通过使用选择晶体管生成栅致漏极泄漏(GIDL)电流的机制来生成。为了改进擦除操作，必须生成足够量的空穴。
技术实现思路
本公开的实施方式提供一种半导体器件，该半导体器件包括掺杂有第一导电类型杂质的掺杂半导体层。该半导体器件还包括沟道图案，该沟道图案包括第一半导体区域和第二半导体区域。第一半导体区域包围掺杂半导体层的侧壁。第二半导体区域设置在第一半导体区域与掺杂半导体层之间。另外，第二半导体区域由与形成第一半导体区域的半导体材料不同的半导体材料形成。半导体器件另外包括第一选择栅极。第一选择栅极包围第一半导体区域的与第二半导体区域交叠的一部分。本公开的另一实施方式可提供一种制造半导体器件的方法。该方法包括以下步骤：形成第一层叠物，其中，第一层叠物包括交替地层叠的第一材料层和第二材料层；以及在第一层叠物上形成第二层叠物，其中，第二层叠物包括至少一个第三材料层和至少一个第四材料层。该方法还包括以下步骤：形成穿过第一层叠物并穿过第二层叠物的孔；以及沿着所述孔的侧壁形成至少一个第一半导体层，其中，所述至少一个第一半导体层与第一层叠物和第二层叠物交叠。该方法另外包括以下步骤：在穿过第二层叠物的所述孔的一部分中在所述至少一个第一半导体层上形成第二半导体层，其中，第二半导体层由与形成所述至少一个第一半导体层的半导体材料不同的半导体材料形成。该方法还包括以下步骤：在第二半导体层上形成掺杂半导体层，使得穿过第二层叠物的所述孔的一部分被填充有掺杂半导体层，其中，所述掺杂半导体层被掺杂有第一导电类型杂质。附图说明图1示出了图示存储器串以说明使用栅致漏极泄漏(GIDL)机制的三维半导体器件的擦除操作的截面图。图2A和图2B示出了图示根据本公开的实施方式的半导体器件的截面图。图3A至图3C示出了图示用于图2A和图2B所示的半导体器件的存储器串的结构的立体图。图4A至图4D示出了图示根据本公开的实施方式的半导体器件的制造方法的截面图。图5A至图5C示出了图示根据本公开的实施方式的半导体器件的制造方法的截面图。图6示出了图示根据本公开的实施方式的存储器系统的框图。图7示出了图示根据本公开的实施方式的计算系统的框图。具体实施方式现在将参照附图在下文中更充分地描述示例实施方式；然而，其可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供以帮助描述本教导并向本领域技术人员传达该描述。在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。以下，将参照附图描述实施方式。本文中参照作为实施方式(以及中间结构)的示意图的横截面图来描述实施方式。因此，由于例如制造技术和/或公差而相对于例示形状的变化是预期的。因此，实施方式不应被解释为限于本文所示的区域的特定形状，而是可包括例如由制造导致的形状偏差。在附图中，为了清晰起见，层和区域的长度和尺寸可能被夸大。附图中的相同标记表示相同元件。诸如“第一”和“第二”的术语可用于描述各种组件，但是其不应限制各种组件。这些术语仅用于将组件与其它组件相区分。例如，在不脱离本公开的精神和范围的情况下，第一组件可被称为第二组件，并且第二组件可被称为第一组件等。另外，“和/或”可包括所提及的组件中的任一个或组合。另外，只要在句子中没有具体地提及，单数形式可包括复数形式。另外，本说明书中所使用的“包括/包含”表示一个或更多个组件、步骤、操作和元素存在或被添加。另外，除非另外定义，否则本说明书中所使用的所有术语(包括技术和科学术语)具有与相关领域的技术人员通常理解的含义相同的含义。常用字典中定义的术语应被解释为具有与在相关领域的上下文中解释的含义相同的含义，并且除非在本说明书中清楚地另外定义，否则不应被解释为具有理想化或过度正式的含义。.还要注意，在本说明书中，“连接/联接”不仅指一个组件直接连接另一组件，而且还指一个组件间接地通过中间组件联接到另一组件。另一方面，“直接连接/直接联接”是指一个组件在没有中间组件的情况下直接连接到另一组件。本公开的各种实施方式涉及一种具有改进的擦除操作特性的半导体器件及其制造方法。根据本公开的教导，提供了一种半导体器件，该半导体器件包括掺杂有第一导电类型杂质的掺杂半导体层。该半导体器件还包括沟道图案，该沟道图案包括第一半导体区域和第二半导体区域。第一半导体区域包围掺杂半导体层的侧壁。第二半导体区域被设置在第一半导体区域与掺杂半导体层之间。另外，第二半导体区域由与形成第一半导体区域的半导体材料不同的半导体材料形成。该半导体器件另外包括第一选择栅极。该第一选择栅极包围第一半导体区域的与第二半导体区域交叠的一部分。掺杂半导体层包括n型掺杂硅层。第二半导体区域的能带隙小于第一半导体区域的能带隙。第一半导体区域由硅层形成，并且第二半导体区域由锗层形成。第一导电类型杂质分布在与掺杂半导体层相邻设置的第一半导体区域和第二半导体区域中的每一个中。第一半导体区域由利用第一图案和第二图案构图的第一半导体层限定，第二图案沿着掺杂半导体层的侧壁并且沿着掺杂半导体层的底部延伸，并且第一图案包围设置在第二图案下面的芯绝缘层。在一个实例中，第二图案比第一图案薄。在另一实例中，第一图案沿着第二图案的侧壁延伸以包围掺杂半导体层的侧壁。半导体器件的第二半导体区域由沿着掺杂半导体层的侧壁并且沿着掺杂半导体层的底部延伸的第二半导体层限定。该半导体器件还包括在第一选择栅极下面层叠的单元栅极，其中，这些单元栅极彼此间隔开，并且其中，第一半导体区域由穿过第一选择栅极和单元栅极的第一半导体层限定。该半导体器件另外包括设置在单元栅极与第一选择栅极之间的第二选择栅极，其中，第一半导体区域穿过第二选择栅极，并且其中，第二选择栅极设置在比第二半导体区域低的水平。第一选择栅极比第二半导体区域朝着单元栅极延伸更远。另外，根据本公开的教导，提供了一种制造半导体器件的方法。该方法包括以下步骤：形成第一层叠物，其中，该第一层叠物包括交替地层叠的第一材料层和第二材料层；以及在第一层叠物上形成第二层叠物，其中，该第二层叠物包括至少一个第三材料层和至少一个第四材料层。该方法还包括以下步骤：形成穿过第一层叠物并穿过第二层叠物的孔；以及沿着所述孔本文档来自技高网...

【技术保护点】
1.一种半导体器件，该半导体器件包括：掺杂半导体层，该掺杂半导体层掺杂有第一导电类型杂质；沟道图案，该沟道图案包括第一半导体区域和第二半导体区域，其中，所述第一半导体区域包围所述掺杂半导体层的侧壁，其中，所述第二半导体区域被设置在所述第一半导体区域与所述掺杂半导体层之间，并且其中，所述第二半导体区域由与形成所述第一半导体区域的半导体材料不同的半导体材料形成；以及第一选择栅极，该第一选择栅极包围所述第一半导体区域的与所述第二半导体区域交叠的一部分。

【技术特征摘要】
2017.08.18 KR 10-2017-01048971.一种半导体器件，该半导体器件包括：掺杂半导体层，该掺杂半导体层掺杂有第一导电类型杂质；沟道图案，该沟道图案包括第一半导体区域和第二半导体区域，其中，所述第一半导体区域包围所述掺杂半导体层的侧壁，其中，所述第二半导体区域被设置在所述第一半导体区域与所述掺杂半导体层之间，并且其中，所述第二半导体区域由与形成所述第一半导体区域的半导体材料不同的半导体材料形成；以及第一选择栅极，该第一选择栅极包围所述第一半导体区域的与所述第二半导体区域交叠的一部分。2.根据权利要求1所述的半导体器件，其中，所述掺杂半导体层包括n型掺杂硅层。3.根据权利要求1所述的半导体器件，其中，所述第二半导体区域的能带隙小于所述第一半导体区域的能带隙。4.根据权利要求1所述的半导体器件，其中，所述第一半导体区域由硅层形成；并且所述第二半导体区域由锗层形成。5.根据权利要求1所述的半导体器件，其中，所述第一导电类型杂质分布在与所述掺杂半导体层相邻设置的所述第一半导体区域和所述第二半导体区域中的每一个中。6.根据权利要求1所述的半导体器件，其中，所述第一半导体区域由利用第一图案和第二图案构图的第一半导体层限定；所述第二图案沿着所述掺杂半导体层的侧壁并且沿着所述掺杂半导体层的底部延伸；并且所述第一图案包围设置在所述第二图案下面的芯绝缘层。7.根据权利要求6所述的半导体器件，其中，所述第二图案比所述第一图案薄。8.根据权利要求6所述的半导体器件，其中，所述第一图案沿着所述第二图案的侧壁延伸以包围所述掺杂半导体层的侧壁。9.根据权利要求1所述的半导体器件，其中，所述第二半导体区域由沿着所述掺杂半导体层的侧壁并且沿着所述掺杂半导体层的底部延伸的第二半导体层限定。10.根据权利要求1所述的半导体器件，该半导体器件还包括层叠在所述第一选择栅极下面的单元栅极，其中，所述单元栅极彼此间隔开，并且其中，所述第一半导体区域由穿过所述第一选择栅极和所述单元栅极的第一半导体层限定。11.根据权利要求10所述的半导体器件，该半导体器件还包括设置在所述单元栅极与所述第一选择栅极之间的第二选择栅极，其中，所述第一半导体区域穿过所述第二选择栅极，并且其中，所述第二选择栅极被设置在比所述第二半导体区域的水平低的水平。12.根据权利要求10所述的半导体器件，其中，所述第一选择栅极...

【专利技术属性】
技术研发人员：金镇河，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR