半导体器件及其制造方法技术

半导体器件及其制造方法。一种半导体器件包括第一半导体层、与第一半导体层间隔开并设置在第一半导体层上的第二半导体层、设置在第二半导体层上的栅极层叠结构、设置在第一半导体层和第二半导体层之间的第三半导体层以及穿过栅极层叠结构、第二半导体层和第三半导体层并延伸到第一半导体层中的沟道柱。

Semiconductor Devices and Their Manufacturing Methods

Semiconductor devices and their manufacturing methods. A semiconductor device includes a first semiconductor layer, a second semiconductor layer spaced from the first semiconductor layer and arranged on the first semiconductor layer, a gate stacking structure arranged on the second semiconductor layer, a third semiconductor layer arranged between the first semiconductor layer and the second semiconductor layer, and a gate stacking structure, a second semiconductor layer and a third semiconductor layer which extend through the gate stacking structure, a second semiconductor layer and a third semiconductor layer. Channel columns in the first semiconductor layer.

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术的各种实施方式总体上涉及半导体器件及其制造方法，更具体地讲，涉及一种三维半导体器件及其制造方法。
技术介绍
半导体器件可包括能够存储数据的多个存储器单元。这些存储器单元可串联联接在选择晶体管之间以形成多个存储器串。为了增加半导体器件的集成密度，存储器串可按照三维方式布置。尽管三维半导体器件是熟知的，但是相当大的研究和开发工作继续集中在通过开发用于制造三维半导体器件的新型制造技术来改进三维半导体器件的操作可靠性。
技术实现思路
本专利技术总体上涉及一种用于制造三维半导体存储器装置的改进的制造方法。根据本专利技术的实施方式，一种半导体器件可包括第一半导体层、与第一半导体层间隔开并设置在第一半导体层上的第二半导体层、设置在第二半导体层上的栅极层叠结构、设置在第一半导体层和第二半导体层之间的第三半导体层以及穿过栅极层叠结构、第二半导体层和第三半导体层并延伸到第一半导体层中的沟道柱。第三半导体层可与沟道柱接触并且可包括在第二半导体层和沟道柱之间的界面中突出的第一突起。根据实施方式，一种半导体器件的制造方法可包括以下步骤：依次层叠第一半导体层、牺牲组和第二半导体层；在第二半导体层上方交替地层叠第一材料层和第二材料层；按照第一组和第二组形成沟道柱，其中，各个沟道柱穿过第一材料层和第二材料层，延伸到第一半导体层中并被多层存储器层包围；在第一组的沟道柱和第二组的沟道柱之间穿过第一材料层和第二材料层形成狭缝；去除牺牲组和多层存储器层的一部分以在第一半导体层和第二半导体层之间限定暴露第一组和第二组中的各个沟道柱的水平空间，其中，所述水平空间包括在第二半导体层与第一组和第二组中的沟道柱之间延伸的第一环形沟槽；以及形成填充第一环形沟槽和水平空间并接触第一组和第二组中的沟道柱的第三半导体层。附图说明图1是示出根据本专利技术的实施方式的半导体器件的图。图2A至图2E是示出与如图1所示的区域A所对应的结构比较的各种结构的横截面图。图3是示出半导体存储器装置的擦除电流根据如图2A至图2E所示的其底表面的形状和高度的曲线图。图4A至图4C是图1所示的区域B的各种实施方式的放大横截面图。图5A至图5M是示出根据本专利技术的实施方式的半导体器件的制造方法的横截面图。图6A、图6B和图6C分别是图5C的区域C1、图5E的区域C2和图5F的区域C3的放大横截面图。图7是根据本专利技术的实施方式的半导体器件的横截面图。图8是根据本专利技术的实施方式的半导体器件的横截面图。图9是示出根据本专利技术的实施方式的存储器系统的配置的框图。图10是示出根据本专利技术的实施方式的计算系统的配置的框图。具体实施方式以下，将参照附图描述本专利技术的各种实施方式。在附图中，为了例示方便，所示的各种组件的厚度以及组件之间的距离与实际物理厚度和间隔相比可能被夸大。另外，在以下描述中，已知的相关功能和构成的详细说明可被省略以避免不必要地模糊本文所公开的主题。贯穿说明书和附图，相似标号指代相似元件。各种实施方式涉及一种能够改进三维半导体器件的操作可靠性的半导体器件及其制造方法。图1是示出根据本专利技术的实施方式的半导体器件的图。参照图1，根据实施方式的半导体器件可包括在第一方向I上层叠的半导体层113、181和131、包括在第一方向I上层叠的多个层GI、CP1至CPn和ILD的栅极层叠结构GST、穿过栅极层叠结构GST和半导体层131和181并延伸到半导体层113中的单元插塞PL、将栅极层叠结构GST彼此分离的狭缝SI、形成在狭缝SI中的源极接触层189以及电联接到至少一个单元插塞PL的位线BL。半导体层113、181和131可包括在第一方向I上依次层叠的第一半导体层113、第三半导体层181和第二半导体层131。第一半导体层113和第三半导体层181中的每一个可包括第一导电类型的掺杂剂。第二半导体层131可包括第一导电类型的掺杂剂，或者可以是未掺杂的半导体层。更具体地，第一半导体层113和第三半导体层181中的每一个可包括p型掺杂剂以在半导体器件的擦除操作期间向沟道区域供应空穴。例如，第一半导体层113和第三半导体层181中的每一个可以是p型掺杂硅层。第二半导体层131可以是p型掺杂半导体层或者可以是未掺杂半导体层。第二半导体层131可包括浓度低于第一半导体层113和第三半导体层181中的每一个的浓度的p型掺杂剂。第二半导体层131可在半导体器件的擦除操作期间向沟道区域供应空穴。通过具有较低浓度的p型掺杂剂，第二半导体层131可降低源极选择晶体管的阈值电压。另选地，第二半导体层131可包括未掺杂半导体层。第一半导体层113可在第二方向II和第三方向III上延伸。第一方向和第三方向可彼此垂直交叉。由第二方向II和第三方向III限定的平面可与第一方向I垂直相交。第一半导体层113可在第二方向II和第三方向III上延伸以与形成单个存储器块的栅极层叠结构GST交叠。尽管图1中未示出，第一半导体层113可被分离成多个图案，对各个图案施加电压。第一导电类型的掺杂剂的浓度可朝着第一半导体层113的靠近栅极层叠结构GST的上部减小，并且朝着第一半导体层113的远离栅极层叠结构GST的下部增大。第二半导体层131可设置在第一半导体层113上方。第二半导体层131可设置在栅极层叠结构GST下方以与栅极层叠结构GST交叠。第二半导体层131可在第一方向I上与第一半导体层113分离。第一半导体层113与第二半导体层131之间的空间可被定义为水平空间HSP。各个第三半导体层181可填充各个水平空间HSP。狭缝SI可在第三半导体层181之间延伸以将第三半导体层181彼此分离。各个第三半导体层181可包括在第一方向I上突出的第一突起PA1。各个第三半导体层181还可包括在与第一突起PA1相反的方向上突出的第二突起PA2。各个栅极层叠结构GST可设置在各个第二半导体层131上。各个栅极层叠结构GST可包括栅极绝缘层GI、交替地层叠在栅极绝缘层GI上的导电图案CP1至CPn和层间绝缘层ILD。栅极绝缘层GI可接触第二半导体层131。导电图案CP1至CPn可在第一方向I上彼此分离并层叠在彼此上方。层间绝缘层ILD可分别布置在导电图案CP1至CPn之间。栅极绝缘层GI可具有比各个层间绝缘层ILD小的厚度。导电图案CP1至CPn可被分成下选择栅极组LSG、单元栅极组CG和上选择栅极组USG。下选择栅极组LSG可包括与第二半导体层131相邻的单个层中的导电图案或者两个或更多个层中的导电图案。例如，下选择栅极组LSG可包括导电图案CP1至CPn当中最靠近第二半导体层131的第一导电图案CP1以及布置在第一导电图案CP1上方的第二导电图案CP2。下选择栅极组LSG可用作联接到源极选择晶体管的栅极的源极选择线。与下选择栅极组LSG相比，上选择栅极组USG可更远离第二半导体层131。上选择栅极组USG可包括与位线BL相邻的单个层中的导电图案或者两个或更多个层中的导电图案。例如，上选择栅极组USG可包括导电图案CP1至CPn当中最远离第二半导体层131的第n导电图案CPn以及布置在第n导电图案CPn下方的第(n-1)导电图案CPn-1。上选择栅极组USG可用作联接到漏极选择晶体管的栅极的漏极选择线。单元栅极组CG可布置在本文档来自技高网...

【技术保护点】
1.一种半导体器件，该半导体器件包括：第一半导体层；第二半导体层，该第二半导体层与所述第一半导体层间隔开并被设置在所述第一半导体层上；栅极层叠结构，该栅极层叠结构被设置在所述第二半导体层上；第三半导体层，该第三半导体层被设置在所述第一半导体层和所述第二半导体层之间；以及沟道柱，该沟道柱穿过所述栅极层叠结构、所述第二半导体层和所述第三半导体层并延伸到所述第一半导体层中，其中，所述第三半导体层与所述沟道柱接触，并且其中，所述第三半导体层包括在所述第二半导体层和所述沟道柱之间的界面中突出的第一突起。

【技术特征摘要】
2017.06.16 KR 10-2017-00766981.一种半导体器件，该半导体器件包括：第一半导体层；第二半导体层，该第二半导体层与所述第一半导体层间隔开并被设置在所述第一半导体层上；栅极层叠结构，该栅极层叠结构被设置在所述第二半导体层上；第三半导体层，该第三半导体层被设置在所述第一半导体层和所述第二半导体层之间；以及沟道柱，该沟道柱穿过所述栅极层叠结构、所述第二半导体层和所述第三半导体层并延伸到所述第一半导体层中，其中，所述第三半导体层与所述沟道柱接触，并且其中，所述第三半导体层包括在所述第二半导体层和所述沟道柱之间的界面中突出的第一突起。2.根据权利要求1所述的半导体器件，该半导体器件还包括包围所述沟道柱的第一多层存储器图案，该第一多层存储器图案具有与所述第三半导体层的所述第一突起的顶表面接触的底表面。3.根据权利要求2所述的半导体器件，其中，所述第一多层存储器图案的所述底表面是平坦的或水平的。4.根据权利要求2所述的半导体器件，其中，所述第一多层存储器图案的所述底表面在从所述沟道柱的侧壁朝着所述栅极层叠结构的方向上具有负斜率。5.根据权利要求2所述的半导体器件，其中，所述第一多层存储器图案的所述底表面在从所述栅极层叠结构朝着所述第一半导体层的方向上具有凸折线形状或凸形状。6.根据权利要求2所述的半导体器件，其中，所述第一多层存储器图案的所述底表面具有至的高度。7.根据权利要求2所述的半导体器件，其中，所述第一多层存储器图案的所述底表面具有至约的高度。8.根据权利要求2所述的半导体器件，其中，所述第一多层存储器图案包括从所述沟道柱朝着所述栅极层叠结构按照顺序方式层叠的隧道绝缘层、数据存储层和阻挡绝缘层。9.根据权利要求1所述的半导体器件，其中，所述第一半导体层和所述第三半导体层中的每一个包括p型掺杂剂。10.根据权利要求1所述的半导体器件，其中，所述第二半导体层是未掺杂半导体层，或者所述第二半导体层包括p型掺杂剂。11.根据权利要求1所述的半导体器件，该半导体器件还包括：间隔物绝缘层，该间隔物绝缘层沿着所述栅极层叠结构的侧壁、所述第二半导体层的侧壁和所述第三半导体层的侧壁延伸；以及源极接触层，该源极接触层形成在所述间隔物绝缘层上并接触所述第一半导体层。12.根据权利要求11所述的半导体器件，该半导体器件还包括源结，该源结被限定在所述第一半导体层、所述第二半导体层和所述第三半导体层中并被设置为与所述间隔物绝缘层和所述源极接触层相邻。13.根据权利要求12所述的半导体器件，其中，所述第一半导体层和所述第三半导体层中的每一个包括第一导电类型的掺杂剂，并且所述源结包括与所述第一导电类型不同的第二导电类型的掺杂剂。14.根据权利要求12所述的半导体器件，其中，所述源结包括n型掺杂剂。15.根据权利要求12所述的半导体器件，其中，所述源结包括：第一区域，该第一区域包括第一浓度的第二导电类型的掺杂剂；以及第二区域，该第二区域包括第二浓度的所述第二导电类型的掺杂剂，所述第二浓度比所述第一浓度大。16.根据权利要求15所述的半导体器件，其中，所述第二区域被限定在所述第一半导体层中以接触所述源极接触层，并且所述第一区域被限定为在所述第一半导体层中与所述第二区域的侧壁相邻以及在所述第二半导体层和所述第三半导体层中与所述间隔物绝缘层的侧壁相邻。17.根据权利要求1所述的半导体器件，其中，所述栅极层叠结构包括：栅极绝缘层，该栅极绝缘层接触所述第二半导体层；以及导电图案和层间绝缘层，所述导电图案和所述层间绝缘层交替地层叠在所述栅极绝缘层上，其中，所述栅极绝缘层具有比所述层间绝缘层小的厚度。18.根据权利要求1所述的半导体器件，其...

【专利技术属性】
技术研发人员：崔康植，李凤薰，李承瞮，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR