三维存储器件及在其阶梯区形成接触孔的方法技术

一种在三维存储器件的阶梯区形成接触孔的方法，包括以下步骤：提供半导体结构，半导体结构具有阶梯区，阶梯区具有多个阶梯结构，每个阶梯结构包括从上到下交替堆叠的至少一介质层和至少一导电层；从各阶梯结构的至少一导电层被暴露的侧壁去除一部分导电层材料，以形成相对于相邻的介质层的凹陷；在阶梯区覆盖绝缘层，绝缘层填充各凹陷；去除阶梯区上表面的绝缘层和介质层，以暴露各阶梯结构顶部的第一导电层，同时保留位于各凹陷的绝缘层；在各阶梯结构顶部的第一导电层上形成第二导电层；以及在各阶梯结构上形成接触孔。本发明专利技术通过加厚阶梯区的导电层的厚度，为接触孔的刻蚀提供了更大的裕量，从而降低了接触孔刻蚀穿通的概率。

【技术实现步骤摘要】
三维存储器件及在其阶梯区形成接触孔的方法
本专利技术主要涉及半导体制造方法，尤其涉及一种在三维存储器件的阶梯区中形成接触孔的方法，以及三维存储器件。
技术介绍
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。在例如3DNAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的控制栅引出接触部。这些控制栅作为存储阵列的字线，执行编程、擦写、读取等操作。在3DNAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触孔，从而引出控制栅的电信号。在实际生产过程中，由于3D-NAND闪存阶梯层数多，在接触孔刻蚀步骤中，为了保证下层阶梯能够被顺利引出，上层阶梯容易被过刻蚀(OverEtch)，出现刻蚀穿通(PunchThrough)，导致无法满足工艺要求，降低产品良率。
技术实现思路
本专利技术提供一种在三维存储器件的阶梯区中形成接触孔的方法以及三维存储器件，可以缓解阶梯区的接触孔刻蚀穿通的问题。本专利技术为解决上述技术问题而采用的技术方案是一种在三维存储器件的阶梯区形成接触孔的方法，包括以下步骤：提供半导体结构，所述半导体结构具有阶梯区，所述阶梯区具有多个阶梯结构，每个阶梯结构包括从上到下交替堆叠的至少一介质层和至少一导电层；从各阶梯结构的所述至少一导电层被暴露的侧壁去除一部分导电层材料，以形成相对于相邻的介质层的凹陷；在所述阶梯区覆盖绝缘层，所述绝缘层填充各凹陷；去除所述阶梯区上表面的绝缘层和介质层，以暴露各阶梯结构顶部的第一导电层，同时保留位于各凹陷的绝缘层；在各阶梯结构顶部的所述第一导电层上形成第二导电层；以及在各阶梯结构上形成接触孔。在本专利技术的一实施例中，形成所述第二导电层的方法为：在各阶梯结构顶部的暴露的第一导电层上生长得到第二导电层。在本专利技术的一实施例中，形成所述第二导电层的方法为：在所述阶梯区覆盖导电材料，同时使各阶梯结构顶部的第一导电层相互之间电绝缘，此时各阶梯结构的所述导电材料构成第二导电层。在本专利技术的一实施例中，在各阶梯结构顶部的所述第一导电层上形成第二导电层的步骤中，使得至少部分阶梯结构上的所述第二导电层的厚度大于与所述第二导电层位于同一层的介质层的厚度。在本专利技术的一实施例中，所述第二导电层的厚度为10-50nm。在本专利技术的一实施例中，所保留的位于各导电层的凹陷的绝缘部的宽度为20-80nm。在本专利技术的一实施例中，每个所述阶梯结构包括从上到下交替堆叠的两个介质层和两个导电层。在本专利技术的一实施例中，所述多个阶梯结构分别位于所述半导体结构的第一侧和第二侧，其中在相对应的第一侧阶梯结构和第二侧阶梯结构中，所述第一侧阶梯结构底部的导电层与所述第二侧阶梯结构顶部的导电层位于同一层。本专利技术还提出一种三维存储器件，包括阶梯区，所述阶梯区具有多个阶梯结构，每个阶梯结构包括从上到下交替堆叠的至少一栅极层和至少一介质层，其中在任意两个相邻阶梯结构中，第一阶梯结构顶部的第一栅极层的上表面高度，高于第二阶梯结构底部的介质层的下表面高度，第一阶梯结构顶部的第一栅极层与第二阶梯结构中的栅极层电绝缘，所述第一阶梯结构低于所述第二阶梯结构，所述第一栅极层上连接有接触部。在本专利技术的一实施例中，所述第一栅极层的上表面高度比所述第二阶梯结构底部的介质层的下表面高度高10-50nm。在本专利技术的一实施例中，所述第一栅极层具有面向所述第二阶梯结构的第一侧面，所述第二阶梯结构的所述至少一栅极层面向所述第一阶梯结构的第二侧面，所述第一侧面和所述第二侧面之间具有间隔，所述间隔被绝缘材料填充，使得第一阶梯结构的所述第一栅极层与所述第二阶梯结构的所述至少一栅极层之间电绝缘。在本专利技术的一实施例中，所述间隔的宽度为20-80nm。在本专利技术的一实施例中，每个阶梯结构包括从上到下交替堆叠的两个第一栅极层和两个介质层。在本专利技术的一实施例中，所述多个阶梯结构分别位于所述三维存储器件的第一侧和第二侧，其中在相对应的第一侧阶梯结构和第二侧阶梯结构中，所述第一侧阶梯结构底部的栅极层与所述第二侧阶梯结构顶部的栅极层位于同一层。在本专利技术的一实施例中，所述第一栅极层由同一材料构成。在本专利技术的一实施例中，所述第一栅极层包括第一导电层和覆盖所述第一导电层的第二导电层，所述第二导电层的材料不同于所述第一导电层。在本专利技术的一实施例中，所述三维存储器件为浮栅型三维NAND存储器。本专利技术由于采用以上技术方案，通过加厚阶梯区的导电层的厚度，为接触孔的刻蚀提供了更大的裕量，从而降低了接触孔刻蚀穿通的概率。附图说明为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明，其中：图1是三维存储器件的剖面示意图。图2是本专利技术一实施例的在三维存储器的阶梯区形成接触孔的方法流程图。图3A-3G是本专利技术第一实施例的在三维存储器的阶梯区形成接触孔的方法的示例性过程中的剖面示意图。图4A-4D是本专利技术第二实施例的在三维存储器的阶梯区形成接触孔的方法的示例性过程中的剖面示意图。图5是作为比较的三维存储器的阶梯区形成接触孔时发生刻蚀穿通的剖面示意图。图6是本专利技术一实施例的三维存储器的阶梯区的剖面示意图。具体实施方式为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其它不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。如图1所示，在例如浮栅型3DNAND闪存的三维存储器件10中，包括存储阵列100和周边区2本文档来自技高网...

【技术保护点】
1.一种在三维存储器件的阶梯区形成接触孔的方法，其特征在于，包括以下步骤：提供半导体结构，所述半导体结构具有阶梯区，所述阶梯区具有多个阶梯结构，每个阶梯结构包括从上到下交替堆叠的至少一介质层和至少一导电层；从各阶梯结构的所述至少一导电层被暴露的侧壁去除一部分导电层材料，以形成相对于相邻的介质层的凹陷；在所述阶梯区覆盖绝缘层，所述绝缘层填充各凹陷；去除所述阶梯区上表面的绝缘层和介质层，以暴露各阶梯结构顶部的第一导电层，同时保留位于各凹陷的绝缘层；在各阶梯结构顶部的所述第一导电层上形成第二导电层；以及在各阶梯结构上形成接触孔。

【技术特征摘要】
1.一种在三维存储器件的阶梯区形成接触孔的方法，其特征在于，包括以下步骤：提供半导体结构，所述半导体结构具有阶梯区，所述阶梯区具有多个阶梯结构，每个阶梯结构包括从上到下交替堆叠的至少一介质层和至少一导电层；从各阶梯结构的所述至少一导电层被暴露的侧壁去除一部分导电层材料，以形成相对于相邻的介质层的凹陷；在所述阶梯区覆盖绝缘层，所述绝缘层填充各凹陷；去除所述阶梯区上表面的绝缘层和介质层，以暴露各阶梯结构顶部的第一导电层，同时保留位于各凹陷的绝缘层；在各阶梯结构顶部的所述第一导电层上形成第二导电层；以及在各阶梯结构上形成接触孔。2.如权利要求1所述的方法，其特征在于，形成所述第二导电层的方法为：在各阶梯结构顶部的暴露的第一导电层上生长得到第二导电层。3.如权利要求1所述的方法，其特征在于，形成所述第二导电层的方法为：在所述阶梯区覆盖导电材料，同时使各阶梯结构顶部的第一导电层相互之间电绝缘，此时各阶梯结构的所述导电材料构成第二导电层。4.如权利要求1所述的方法，其特征在于，在各阶梯结构顶部的所述第一导电层上形成第二导电层的步骤中，使得至少部分阶梯结构上的所述第二导电层的厚度大于与所述第二导电层位于同一层的介质层的厚度。5.如权利要求1所述的方法，其特征在于，所述第二导电层的厚度为10-50nm。6.如权利要求1所述的方法，其特征在于，所保留的位于各导电层的凹陷的绝缘部的宽度为20-80nm。7.如权利要求1所述的方法，其特征在于，每个所述阶梯结构包括从上到下交替堆叠的两个介质层和两个导电层。8.如权利要求7所述的方法，其特征在于，所述多个阶梯结构分别位于所述半导体结构的第一侧和第二侧，其中在相对应的第一侧阶梯结构和第二侧阶梯结构中，所述第一侧阶梯结构底部的导电层与所述第二侧阶梯结构顶部的导电层位于同一层。9.一种三维存储器件，...

【专利技术属性】
技术研发人员：刘峻，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42