形成三维存储器的方法以及三维存储器技术

本发明专利技术涉及一种形成三维存储器的方法以及三维存储器。该三维存储器包括衬底、位于所述衬底上的沿与所述衬底垂直的方向交替层叠的栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔、位于所述沟道孔内的沟道层以及接触所述沟道层的漏极，其中所述漏极接触所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面。本发明专利技术可以提高沟道层与漏极的接触面积，从而提高导电能力。

Method of Forming Three-dimensional Memory and Three-dimensional Memory

The invention relates to a method for forming a three-dimensional memory and a three-dimensional memory. The three-dimensional memory includes a substrate, a gate layer and a spacer layer alternately stacked on the substrate in a vertical direction with the substrate, a channel hole running through the alternately stacked gate layer and spacer layer along the vertical direction with the substrate, a channel layer located in the channel hole and a drain contacting the channel layer. The drain contacts at least one side of the top area of the channel layer extending perpendicularly to the substrate. The invention can improve the contact area between the channel layer and the drain electrode, thereby improving the conductivity.

【技术实现步骤摘要】
形成三维存储器的方法以及三维存储器
本专利技术主要涉及半导体制造方法，尤其涉及形成三维存储器的方法以及三维存储器。
技术介绍
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。在例如3DNAND闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心(core)区。沟道结构形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中。沟道结构可包含存储器件的沟道层，沟道层顶部与作为漏极的导电插塞连接。沟道层与漏极的连接，关系到三维存储器的导电能力，因此期望在二者间形成可靠、低电阻的连接。
技术实现思路
本专利技术提供一种形成三维存储器的方法以及三维存储器，可以提高沟道层与漏极的接触面积，从而提高导电能力。根据本专利技术的一个方面提供一种三维存储器，包括衬底、位于所述衬底上的沿与所述衬底垂直的方向交替层叠的栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔、位于所述沟道孔内的沟道层以及接触所述沟道层的漏极，其中所述漏极接触所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面。在本专利技术的一实施例中，所述漏极在面向所述沟道层的一侧具有连接部，所述连接部接触所述沟道层的顶部区域的内侧面和/或外侧面。在本专利技术的一实施例中，所述顶部区域沿与所述衬底垂直的方向的高度是10-30nm。在本专利技术的一实施例中，所述漏极沿与所述衬底垂直的方向的高度是80-100nm。在本专利技术的一实施例中，所述漏极沿所述沟道孔的径向向外的方向突出于所述沟道层。在本专利技术的一实施例中，所述三维存储器还包括位于所述沟道层外侧的存储器层。在本专利技术的一实施例中，所述漏极面向所述沟道层的表面，不低于所述三维存储器中最高的栅极层的上表面。本专利技术还提出一种形成三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底、位于所述衬底上的交替层叠的栅极层和间隔层或伪栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔以及位于所述沟道孔内的沟道层；选择性去除所述沟道孔中覆盖所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面的材料，以露出所述顶部区域的所述至少一个侧面；以及在所述沟道孔内形成漏极，所述漏极接触所述顶部区域的所述至少一个侧面。在本专利技术的一实施例中，所述半导体结构还包括位于所述沟道层外侧的存储器层以及位于所述沟道层内侧的填充柱，其中选择性去除所述沟道孔中覆盖所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面的材料的步骤包括：在所述填充柱顶部形成凹槽；去除所述沟道层的部分高度；以及去除所述存储器层和所述填充柱的部分高度，以露出所述顶部区域的内侧面和外侧面。在本专利技术的一实施例中，在所述沟道孔内形成漏极步骤包括：在所述顶部区域共形地形成连接部，所述连接部接触所述沟道层的顶部区域的内侧面和外侧面。在本专利技术的一实施例中，所述半导体结构还包括位于所述沟道层内侧的填充柱，其中选择性去除所述沟道孔中覆盖所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面的材料的步骤包括：在所述填充柱顶部形成凹槽；去除所述沟道层的部分高度；去除所述填充柱的部分高度，以露出所述顶部区域的内侧面。在本专利技术的一实施例中，在所述沟道孔内形成漏极步骤包括：在所述顶部区域共形地形成连接部，所述连接部接触所述沟道层的顶部区域的内侧面。在本专利技术的一实施例中，所述顶部区域沿与所述衬底垂直的方向的高度是10-30nm。在本专利技术的一实施例中，所述漏极沿与所述衬底垂直的方向的高度是80-100nm。在本专利技术的一实施例中，所述漏极面向所述沟道层的表面，不低于所述三维存储器中最高的栅极层的上表面。在本专利技术的三维存储器及其形成方法中，由于将沟道层与漏极的接触改为立体接触，即沟道层的上表面和顶部区域的一个或两个侧面与漏极接触，因此可以降低电阻，提高导电能力，也降低了由于杂质阻挡而恶化导电能力的风险。附图说明为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明，其中：图1是一种三维存储器的局部剖面示意图。图2是根据本专利技术一实施例的三维存储器件的局部剖面示意图。图3是图2所示三维存储器的漏极和沟道层的接触示意图。图4是根据本专利技术另一实施例的三维存储器件的局部剖面示意图。图5是图4所示三维存储器的漏极和沟道层的接触示意图。图6是本专利技术一实施例的形成三维存储器的方法流程图。图7A-7C是本专利技术一实施例的形成三维存储器的示例性过程中的剖面示意图。图8A-8C是本专利技术一实施例的在沟道层上形成突出的顶部区域的示例性过程中的剖面示意图。图9是本专利技术一实施例的形成漏极的示例性过程中的剖面示意图。具体实施方式为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其它不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。图1是一种三维存储器的局部剖面示意图。参考图1所示，三维存储器100可包括核心区中的衬底101和堆叠层102。堆叠层102可包括沿与衬底101垂直的方向交替层叠的栅极层102a和间隔层102b。堆叠层102具有垂直于衬底的沟道孔103，其内依次有存储器层104和沟道层105。在此，存储器层104可包括阻挡层、电荷俘获层和隧穿层。沟道层105之上设有导电插塞形式的漏极106，其连接沟道层105。在图1中，沟道层105和漏极之间仅仅通过二者的界面上的一圈圆环做面接触，接触面积很小，电阻较高，而本文档来自技高网...

【技术保护点】
1.一种三维存储器，包括衬底、位于所述衬底上的沿与所述衬底垂直的方向交替层叠的栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔、位于所述沟道孔内的沟道层以及接触所述沟道层的漏极，其中所述漏极接触所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面。

【技术特征摘要】
1.一种三维存储器，包括衬底、位于所述衬底上的沿与所述衬底垂直的方向交替层叠的栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔、位于所述沟道孔内的沟道层以及接触所述沟道层的漏极，其中所述漏极接触所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面。2.如权利要求1所述的三维存储器，其特征在于，所述漏极在面向所述沟道层的一侧具有连接部，所述连接部接触所述沟道层的顶部区域的内侧面和/或外侧面。3.如权利要求1所述的三维存储器，其特征在于，所述顶部区域沿与所述衬底垂直的方向的高度是10-30nm。4.如权利要求1所述的三维存储器，其特征在于，所述漏极沿与所述衬底垂直的方向的高度是80-100nm。5.如权利要求1所述的三维存储器，其特征在于，所述漏极沿所述沟道孔的径向向外的方向突出于所述沟道层。6.如权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括位于所述沟道层外侧的存储器层。7.如权利要求1所述的三维存储器，其特征在于，所述漏极面向所述沟道层的表面，不低于所述三维存储器中最高的栅极层的上表面。8.一种形成三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底、位于所述衬底上的交替层叠的栅极层和间隔层或伪栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔以及位于所述沟道孔内的沟道层；选择性去除所述沟道孔中覆盖所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面的材料，以露出所述顶部区域的所述至少一个侧面；在所述沟道孔内形成漏...

【专利技术属性】
技术研发人员：杨号号，吕震宇，陶谦，胡禺石，张勇，王恩博，徐前兵，张若芳，刘沙沙，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42