A semiconductor device including a stacked structure is provided. The stacked structure including a plurality of gate electrodes is vertically stacked on the substrate and extends in the first direction. The trench structure includes vertical grooves passing through stacked structures and horizontal grooves connecting vertical grooves. The horizontal channel is provided under the stacking structure. The first wiring pattern is arranged between the substrate and the stacked structure and is electrically connected to the channel structure. Each first lower wiring pattern includes the first part and the second part having different widths in the first direction. Each first lower wiring pattern extends in the second direction of the first cross direction and crosses the stacking structure in the second direction.
【技术实现步骤摘要】
半导体器件
本专利技术构思涉及半导体器件。
技术介绍
为了高性能和低制造成本，半导体器件已高度集成。为了以更低的成本实现更高集成度的存储单元，已提出了三维半导体器件。
技术实现思路
根据本专利技术构思的一示例性实施方式，一种半导体器件被提供如下。包括多个栅电极的堆叠结构垂直地堆叠在衬底上并在第一方向上延伸。沟道结构包括穿透堆叠结构的多个垂直沟道以及连接所述多个垂直沟道的水平沟道。水平沟道被提供在堆叠结构下方。多个第一下布线图案设置在衬底与堆叠结构之间并电连接到沟道结构。所述多个第一下布线图案的每个包括在第一方向上具有彼此不同宽度的第一部分和第二部分。根据本专利技术构思的一示例性实施方式，一种半导体器件被提供如下。下层间电介质层在衬底上。多个栅电极彼此垂直地间隔开并堆叠在下层间电介质层上。沟道结构包括穿透所述多个栅电极的多个垂直沟道以及连接到所述多个垂直沟道的每个的底端的水平沟道。下布线图案在下层间电介质层中并电连接到沟道结构。下布线图案包括多个第一下布线图案和多个第二下布线图案。第一下布线图案在第一方向上彼此间隔开。每个第一下布线图案沿交叉第一方向的第二方向延伸。所述...
【技术保护点】
1.一种半导体器件，包括：衬底；堆叠结构，其包括垂直地堆叠在所述衬底上并且在第一方向上延伸的多个栅电极；沟道结构，其包括穿透所述堆叠结构的多个垂直沟道和连接所述多个垂直沟道的水平沟道，所述水平沟道被提供在所述堆叠结构下方；以及多个第一下布线图案，所述多个第一下布线图案设置在所述衬底与所述堆叠结构之间并且电连接到所述沟道结构，其中所述多个第一下布线图案的每个包括在所述第一方向上具有彼此不同宽度的第一部分和第二部分。
【技术特征摘要】
2017.04.24 KR 10-2017-00525001.一种半导体器件，包括：衬底；堆叠结构，其包括垂直地堆叠在所述衬底上并且在第一方向上延伸的多个栅电极；沟道结构，其包括穿透所述堆叠结构的多个垂直沟道和连接所述多个垂直沟道的水平沟道，所述水平沟道被提供在所述堆叠结构下方；以及多个第一下布线图案，所述多个第一下布线图案设置在所述衬底与所述堆叠结构之间并且电连接到所述沟道结构，其中所述多个第一下布线图案的每个包括在所述第一方向上具有彼此不同宽度的第一部分和第二部分。2.根据权利要求1所述的半导体器件，其中所述多个第一下布线图案的每个在交叉所述第一方向的第二方向上延伸并且在所述第二方向上跨过所述堆叠结构，以及其中所述第二部分的宽度小于所述第一部分的宽度。3.根据权利要求2所述的半导体器件，其中所述多个第一下布线图案的每个具有在所述第二方向上从所述第一部分到所述第二部分逐渐减小的宽度。4.根据权利要求2所述的半导体器件，其中所述多个第一下布线图案的每个具有在所述第二方向上从所述第一部分到所述第二部分阶梯式减小的宽度。5.根据权利要求2所述的半导体器件，还包括：分隔绝缘图案，其穿透所述多个栅电极中的最上面的栅电极，其中所述第二部分垂直地重叠所述分隔绝缘图案，以及其中所述第二部分是具有最小宽度的部分。6.根据权利要求5所述的半导体器件，还包括：多个第二下布线图案，所述多个第二下布线图案设置在所述衬底与所述堆叠结构之间，其中所述多个第一下布线图案和所述多个第二下布线图案彼此连接以构成网格结构，以及其中所述第一部分连接到所述多个第二下布线图案中的一个。7.根据权利要求6所述的半导体器件，其中所述多个第二下布线图案的每个在所述第一方向上延伸并且在所述第二方向上具有均匀的宽度。8.根据权利要求1所述的半导体器件，还包括：下层间电介质层，其插置在所述衬底与所述堆叠结构之间，其中所述多个第一下布线图案穿透所述下层间电介质层。9.根据权利要求6所述的半导体器件，还包括：多个第一连接导电图案，所述多个第一连接导电图案的每个设置在所述多个第一下布线图案中的一个与所述水平沟道之间。10.根据权利要求8所述的半导体器件，还包括：剩余数据存储图案，其在所述下层间电介质层与所述水平沟道之间。11.根据权利要求9所述的半导体器件，还包括：多个第二连接导电图案，其中所述多个第二连接导电图案的每个设置在所述多个第二下布线图案中的一个上，其中所述多个第二...
【专利技术属性】
技术研发人员：曹诚汉，姜信焕，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR
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