半导体装置制造方法及图纸

实施方式提供一种可靠性较高的半导体装置。实施方式的半导体装置具备基板、层叠体和第2绝缘膜。上述层叠体设在上述基板上。在上述层叠体中，以在沿着上述基板的上表面的第1方向上延伸的方式交替地层叠有第1绝缘膜和电极膜。上述层叠体的上述第1方向的端部的形状是台阶状。上述第2绝缘膜设在设有上述端部的第1区域和在上述第1方向上与上述第1区域相邻的第2区域中。上述第2绝缘膜在上述第2区域中具有与上述第1方向交叉并沿着上述基板的上表面的第2方向的宽度比上述第1区域内的上述第2方向的宽度小的部分。

【技术实现步骤摘要】
半导体装置关联申请本申请享受以日本专利申请2017－53335号(申请日：2017年3月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。
本专利技术涉及半导体装置。
技术介绍
三维构造的半导体存储装置具有将包含多个存储单元的存储单元阵列与周边电路集成化的构造。在存储单元阵列中，设有将电极膜层叠多个的层叠体，在层叠体上形成存储孔(memoryhole)。层叠体的端部被加工为台阶状，各电极膜经由绝缘膜被向层叠体之外引出。具有通过在这样的台阶状的端部发生由绝缘膜带来的内部应力而层叠体变形的问题。
技术实现思路
实施方式提供一种可靠性较高的半导体装置。实施方式涉及的半导体装置具备基板、层叠体和第2绝缘膜。上述层叠体设在上述基板上。在上述层叠体中，以在沿着上述基板的上表面的第1方向上延伸的方式交替地层叠有第1绝缘膜和电极膜。上述层叠体的上述第1方向的端部的形状是台阶状。上述第2绝缘膜设在设有上述端部的第1区域和在上述第1方向上与上述第1区域相邻的第2区域中。上述第2绝缘膜在上述第2区域中具有与上述第1方向交叉并沿着上述基板的上表面的第2方向的宽度比上述第1区域内的上述第2方向的宽度小的部分。附图说明图1是表示第1实施方式涉及的半导体装置的俯视图。图2是图1的A1－A2线的剖视图。图3是表示第1实施方式涉及的半导体装置的一部分的俯视图。图4是图3的B1－B2线的剖视图。图5是说明半导体装置中的发生内部应力的图。图6是表示第2实施方式涉及的半导体装置的一部分的俯视图。图7是图6的C1－C2线的剖视图。具体实施方式以下，参照附图对本专利技术的各实施方式进行说明。另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。此外，即使是表示相同部分的情况，也有根据图面而将相互的尺寸或比率不同地表示的情况。另外，在本说明书和各图中，对关于已出现的图且上述同样的要素赋予相同的标号，适当省略详细的说明。作为一例，对半导体装置是三维构造的半导体存储装置的情况进行说明。(第1实施方式)图1是表示半导体装置1的俯视图。图2是图1的A1－A2线的剖视图。如图1及图2所示，在半导体装置1中，设有包含硅(Si)等的基板10。以下，在本说明书中，为了说明的方便而采用XYZ正交坐标系。设相对于基板10的上表面10a平行且相互正交的2个方向为“X方向”及“Y方向”，设相对于上表面10a垂直的方向为“Z方向”。如图1所示，在半导体装置1中，设有单元区域Rmc和周边区域Rs。在单元区域Rmc中，设有包括多个存储单元的存储单元阵列。从Z方向观察，单元区域Rmc的形状例如是矩形。单元区域Rmc包括接触区域Rc。例如，接触区域Rc位于单元区域Rmc内的两端。周边区域Rs位于单元区域Rmc的周围。在周边区域Rs中，设有行解码器及读出放大器等的周边电路(未图示)。在图1所示的例子中，2个单元区域Rmc相互隔离，沿着X方向排列。接触区域Rc位于各单元区域Rmc内的X方向的两端。周边区域Rs位于各单元区域Rmc的周围。另外，单元区域Rmc及周边区域Rs的数量是任意的，形成在单元区域Rmc内的接触区域Rc的数量是任意的。例如，接触区域Rc既可以形成在单元区域Rmc内的X方向的一端上，也可以形成在X方向的两端及Y方向的两端上。如图2所示，在单元区域Rmc中，设有层叠体15及硅柱20(半导体柱)。在层叠体15上设有多个绝缘膜16及多个电极膜17，绝缘膜16及电极膜17各1层交替地在Z方向上层叠。绝缘膜16及电极膜17的层叠数是任意的。绝缘膜16例如包含硅氧化物(SiO)。电极膜17例如包含钨(W)。此外，在层叠体15上设有包含硅氧化物等的绝缘膜11。多个电极膜17中的位于最下层的电极膜17是源极侧选择栅极，隔着绝缘膜16设在基板10上。多个电极膜17中的位于最上层的电极膜17是漏极侧选择栅极。设在多个电极膜17中的最下层的电极膜17(源极侧选择栅极)与最上层的电极膜17(漏极侧选择栅极)之间的电极膜17是字线。硅柱20在Z方向上延伸。硅柱20将绝缘膜11及层叠体15贯通，其下端接触在基板10上。硅柱20例如包含硅。硅柱20的形状例如是圆柱状。硅柱20具有绝缘芯部20a。绝缘芯部20a例如包含硅氧化物。另外，也可以在硅柱20上不设置绝缘芯部20a。在绝缘芯部20a上，设有包含硅等的插头部55。插头部55的周围即侧面被硅柱20包围。在硅柱20的周围设有隧道绝缘膜21。隧道绝缘膜21例如包含硅氧化物。在隧道绝缘膜21的周围设有电荷储存膜22。电荷储存膜22是用来储存电荷的膜，例如包含硅氮化物(SiN)。在电荷储存膜22的周围设有块绝缘膜23。块绝缘膜23例如包含硅氧化物。在硅柱20的正上方区域中设有触头60。在绝缘膜11上设有包含硅氧化物等的绝缘膜12。触头60在绝缘膜12内在Z方向上延伸。触头60例如包含钨等的导电材料。在绝缘膜12上设有多个比特线30。比特线30在Y方向上延伸，经由触头60及插头部55与硅柱20连接。在接触区域Rc中设有层叠体15的端部15t。层叠体15的端部15t的形状是在电极膜17上形成有梯台T的台阶状。这里，所谓台阶状的构造，是指交替地配置有台阶状的水平面及垂直面的梯台的构造。绝缘膜11将台阶状的端部15t覆盖。在端部15t的梯台T上设有多个支承体50。支承体50将绝缘膜11及层叠体15贯通而达到基板10。支承体50的下端与基板10的上表面10a接触。支承体50例如包含硅氧化物。支承体50的形状例如是圆柱状或多角柱状。另外，支承体50的数量及支承体50相对于梯台T的位置是任意的。在端部15t的梯台T上设有触头61。触头61在绝缘膜11及绝缘膜12内在Z方向上延伸。触头61的下端与电极膜17连接。触头61例如包含钨等的导电材料。触头61的形状例如是圆柱状或多角柱状。另外，触头61的数量及触头61相对于梯台T的位置是任意的。在绝缘膜12上，设有在X方向上延伸的上层布线(未图示)。触头61的上端与上层布线连接。即，电极膜17经由触头61与上层布线连接。在单元区域Rmc中，许多存储单元沿着X方向、Y方向及Z方向以三维矩阵状排列，能够在各存储单元中存储数据。此外，在接触区域Rc中，将各电极膜17引出，经由触头61及上层布线与周边电路连接。图3是表示半导体装置1的一部分的俯视图。图4是图3的B1－B2线的剖视图。在图3中，将单元区域Rmc的接触区域Rc和周边区域Rs的边界附近放大表示。图4是元件分离部18的宽幅部分18a的Y－Z剖视图。如图3所示，在半导体装置1上形成有多个狭缝ST。狭缝ST在层叠体15及绝缘膜11内在Z方向上延伸。此外，狭缝ST在X方向上从单元区域Rmc延伸到周边区域Rs的一部分。在周边区域Rs内，在将形成有狭缝ST的区域设为区域Rs1的情况下，例如在与区域Rs1在X方向上相邻的区域Rs2中设有周边电路。即，在X方向上，周边区域Rs的区域Rs1位于单元区域Rmc的接触区域Rc与周边区域Rs的区域Rs2之间。狭缝ST将层叠体15在Y方向上分离为多个。由狭缝ST分离的区域被称作“块”。单元区域Rmc内的硅柱20和接触区域Rc内的支承体50及触头61位于各块中。从各块中选择了各1本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具备：基板；层叠体，设在上述基板上，以在沿着上述基板的上表面的第1方向上延伸的方式交替地层叠有第1绝缘膜和电极膜，该层叠体的上述第1方向的端部的形状是台阶状；以及第2绝缘膜，设在设有上述端部的第1区域和在上述第1方向上与上述第1区域相邻的第2区域中，上述第2绝缘膜在上述第2区域中具有第2方向的宽度比上述第1区域内的上述第2方向的宽度小的部分，该第2方向是与上述第1方向交叉并沿着上述基板的上表面的方向。

【技术特征摘要】
2017.03.17 JP 2017-0533351.一种半导体装置，其特征在于，具备：基板；层叠体，设在上述基板上，以在沿着上述基板的上表面的第1方向上延伸的方式交替地层叠有第1绝缘膜和电极膜，该层叠体的上述第1方向的端部的形状是台阶状；以及第2绝缘膜，设在设有上述端部的第1区域和在上述第1方向上与上述第1区域相邻的第2区域中，上述第2绝缘膜在上述第2区域中具有第2方向的宽度比上述第1区域内的上述第2方向的宽度小的部分，该第2方向是与上述第1方向交叉并沿着上述基板的上表面的方向。2.如权利要求1所述的半导体装置，其特征在于，还具备元件分离部，该元件分离部的一部分设在上述层叠体内，上述元件分离部在上述第1区域及上述第2区域内沿上述第1方向延伸，上述元件分离部在上述第2区域中具有宽度变宽的宽幅部分。3.如权利要求2所述的半导体装置，其特征在于，上述宽幅部分在与上述第1方向交叉且沿着上述基板的上表面的第2方向上宽度变宽。4.如权利要求2所述的半导体装置，其特征在于，上述宽幅部分的形状是圆柱、椭圆柱及角柱的任一个。5.如...

【专利技术属性】
技术研发人员：织田达广，伊藤祥代，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP