存储串的制备方法及半导体结构刻蚀方法技术

本发明专利技术提供一种存储串的制备方法，包括：在衬底上依次形成等级层堆栈和掩膜层；形成贯穿该掩膜层和该等级层堆栈并到达该衬底的沟道孔；在该沟道孔内壁依次形成介质层和保护层；在该掩膜层上形成预设厚度分布的聚合物层；刻蚀去除该沟道孔底部的介质层和保护层；在该沟道孔内形成半导体通道层。本发明专利技术提供的存储串的制备方法通过在掩膜层上形成聚合物层，对顶部掩膜层的抗刻蚀能力进行调节，使得在去除沟道底部膜层后，晶圆顶部掩膜层仍然具有合适的厚度，并能进一步控制不同位置掩膜层的厚度均匀度，有利于后续工艺中半导体通道插塞的形成。

【技术实现步骤摘要】
存储串的制备方法及半导体结构刻蚀方法
本专利技术主要涉及存储器
，尤其涉及一种存储串的制备方法及半导体结构刻蚀方法。
技术介绍
随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。3DNAND是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决2D或者平面NAND闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类NAND技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。目前存储器的制造工艺中，存储串在形成过程中难以兼顾沟道孔底部材料去除及顶部掩膜层厚度控制的问题，容易出现底部刻蚀不完全或顶部掩膜层被过度去除的情况，导致后续工艺中半导体通道插塞对应的氧化层损耗过大，影响存储器的电性能。
技术实现思路
本专利技术要解决的技术问题包括提供一种存储串的制备方法及半导体结构刻蚀方法，在去除沟道底部膜层的同时，易于控制晶圆顶本文档来自技高网...

【技术保护点】
1.一种存储串的制备方法，包括以下步骤：在衬底上依次形成等级层堆栈和掩膜层；形成贯穿所述掩膜层和所述等级层堆栈并到达所述衬底的沟道孔；在所述沟道孔内壁依次形成介质层和保护层；在所述掩膜层上形成预设厚度分布的聚合物层；刻蚀去除所述沟道孔底部的介质层和保护层；在所述沟道孔内形成半导体通道层。

【技术特征摘要】
1.一种存储串的制备方法，包括以下步骤：在衬底上依次形成等级层堆栈和掩膜层；形成贯穿所述掩膜层和所述等级层堆栈并到达所述衬底的沟道孔；在所述沟道孔内壁依次形成介质层和保护层；在所述掩膜层上形成预设厚度分布的聚合物层；刻蚀去除所述沟道孔底部的介质层和保护层；在所述沟道孔内形成半导体通道层。2.根据权利要求1所述的存储串的制备方法，其特征在于：所述等级层堆栈包括由第一绝缘层和第二绝缘层交替堆叠而成的结构；所述掩膜层包括第四绝缘层和设置在所述第四绝缘层上的第三绝缘层。3.根据权利要求1所述的存储串的制备方法，其特征在于，所述介质层包括隧道层，存储单元层和阻隔层，所述保护层用于防止所述介质层在后续的工艺过程中受到损伤。4.根据权利要求3所述的存储串的制备方法，其特征在于，所述保护层包括与所述介质层接触的硅层以及硅层上的氧化硅层。5.根据权利要求1所述的存储串的制备方法，其特征在于，还包括以下步骤：在所述沟道孔的底部形成硅外延层，所述硅外延层的一端与所述衬底接触，另一端与所述介质层和所述半导体通道层接触。6.根据权利要求5所述的存储串的制备方法，其特征在于，所述预设厚度分布是根据所述刻蚀过程的刻蚀特征信息生成的；所述刻蚀特征信息包括：所述刻蚀过程的时长、所述刻蚀过程的温度、所述刻蚀过程的刻蚀深度的分布、所述刻蚀过程的粒子数量分布和所述刻蚀过程的气体能量分布中的至少一种。7.根据权利要求5所述的存储串的制备方法，其特征在于：以向所述掩膜层上提供含氢材料并使所述含氢材料沉积在所述掩膜层上的方法在所述掩膜层上沉积所述聚合物层；所述含氢材料包括氟甲烷、二氟甲烷、三氟甲烷和甲醇中的至少一种。8.根据权利要求7所述的存储串的制备方法，其特征在于：通过控制导入气流的流速、导入气流的流量、沉积时长和沉积温度中的至...

【专利技术属性】
技术研发人员：王鹏，何佳，刘藩东，方振，王猛，张若芳，夏志良，霍宗亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42