一种存储单元及非易失性存储器制造技术

本发明专利技术公开了一种存储单元及非易失性存储器，其中，存储单元包括：半导体衬底，包括有源区；源区，位于有源区的半导体衬底内；栅区，包括位于源区之上且相互绝缘的第一浮栅、第二浮栅和控制栅，其中，第一浮栅和第二浮栅至少部分位于半导体衬底内且分别位于栅区内的两端，控制栅分别与第一浮栅和第二浮栅具有正对区域，第一浮栅远离第二浮栅一侧的表面、第二浮栅远离第一浮栅一侧的表面，以及第一浮栅与源区之间和第二浮栅与源区之间形成有一体的隧穿氧化层；第一漏区和第二漏区，分别位于栅区两侧的有源区的半导体衬底内。本发明专利技术解决了存储单元占据面积大的问题，可缩小非易失性存储器的尺寸。

A storage unit and a non-volatile memory

The invention discloses a storage unit and a non-volatile memory, wherein the storage unit comprises a semiconductor substrate including an active region, a source region located within the semiconductor substrate of the active region, and a gate region including a first floating gate, a second floating gate and a control gate located above the source region and insulated from each other, wherein the first floating gate and a control gate are located. The second floating gate is located at least partially in the semiconductor substrate and at both ends of the gate area, respectively. The control gate has a positive area to the first floating gate and the second floating gate, the first floating gate is away from the surface on the side of the second floating gate, the second floating gate is away from the surface on the side of the first floating gate, and the first floating gate is between the source area and the second floating gate and the source area. A tunneling oxide layer is formed between the regions, and the first and second leakage regions are located in the semiconductor substrates of the active regions on both sides of the gate region, respectively. The invention solves the problem of large occupied area of the storage unit, and can reduce the size of the non-volatile memory.

【技术实现步骤摘要】
一种存储单元及非易失性存储器
本专利技术实施例涉及半导体存储
，尤其涉及一种存储单元及非易失性存储器。
技术介绍
传统NOR闪存存储单元的栅区位于源区和漏区之间，源区和漏区之间的半导体层可形成沟道。在对NOR闪存进行编程时，存储单元的控制栅和漏区同时施加一定时间的高电压，沟道导通，并在横向电场和纵向电场的作用下，沟道中的载流子会通过热电子注入，跃至浮栅中。由于热电子注入的发生要求存储单元工作在高电压状态下，因此存储单元的沟道长度不能太短，限制了存储单元在沟道长度方向上的进一步缩小。
技术实现思路
有鉴于此，本专利技术的目的是提出一种存储单元及非易失性存储器，以减少存储单元所占的面积，缩小非易失性存储器的尺寸。为实现上述目的，本专利技术采用如下技术方案：一方面，本专利技术实施例提供了一种存储单元，包括：半导体衬底，包括有源区；源区，位于所述有源区的半导体衬底内；栅区，包括位于所述源区之上且相互绝缘的第一浮栅、第二浮栅和控制栅，其中，所述第一浮栅和所述第二浮栅至少部分位于所述半导体衬底内且分别位于所述栅区内的两端，所述控制栅分别与所述第一浮栅和所述第二浮栅具有正对区域，所述第一浮栅远离所述第二浮栅一侧的表面、所述第二浮栅远离所述第一浮栅一侧的表面，以及所述第一浮栅与所述源区之间和所述第二浮栅与所述源区之间形成有一体的隧穿氧化层；第一漏区和第二漏区，分别位于所述栅区两侧的所述有源区的半导体衬底内。进一步的，所述第一浮栅和所述第二浮栅上表面与所述半导体衬底上表面齐平。进一步的，所述控制栅至少包括第一控制栅，所述第一控制栅位于所述第一浮栅和所述第二浮栅之上。进一步的，所述控制栅还包括与所述第一控制栅电连接的第二控制栅，所述第二控制栅从所述第一控制栅向所述源区延伸，且部分位于所述第一浮栅和所述第二浮栅中间。进一步的，所述第一控制栅与非易失性存储器的字线同层设置，且所述第一控制栅与所述字线一体成型。进一步的，所述第一浮栅和所述第二浮栅的厚度为100～350nm。进一步的，沿所述第一漏区、所述栅区和所述第二漏区的排布方向上，所述栅区的宽度为20～80nm。进一步的，所述控制栅和所述半导体衬底上覆盖有绝缘层；所述绝缘层上设置有非易失性存储器的相互绝缘的第一位线和第二位线；所述第一漏区通过第一位线接触孔电连接至所述第一位线，所述第二漏区通过第二位线接触孔电连接至所述第二位线。进一步的，所述控制栅与所述第一浮栅及第二浮栅之间设置有层间介质层。进一步的，所述层间介质层包括依次层叠的第一氧化层、氮化层和第二氧化层。进一步的，所述第一控制栅两侧形成有侧墙。另一方面，本专利技术实施例提供了一种非易失性存储器，包括：多个呈阵列排布的如上述一方面所述的存储单元；多条沿行方向延伸沿列方向排布的字线，每条所述字线与同一行所述存储单元的控制栅电连接；多条沿列方向延伸沿行方向排布的位线，每列所述存储单元具有两条所述位线，每个所述存储单元的第一漏区和第二漏区电连接至不同的位线。进一步的，沿所述列方向任意相邻的两个所述存储单元之间共用一个漏区，且共用的漏区通过一位线接触孔电连接至同一位线。本专利技术的有益效果是：本专利技术提供的存储单元及非易失性存储器，通过将非易失性存储器中存储单元的浮栅分成独立的位于栅区内两端的第一浮栅和第二浮栅，且第一浮栅和第二浮栅至少部分设置于半导体衬底内，在第一浮栅远离第二浮栅一侧的表面、第二浮栅远离第一浮栅一侧的表面，以及第一浮栅与源区之间和第二浮栅与源区之间形成隧穿氧化层，并在栅区两侧的半导体衬底内分别形成第一漏区和第二漏区，可在现有存储单元所占的区域内形成两个独立的存储单元，且非易失性存储器工作时，第一漏区与源区之间以及第二漏区与源区之间可分别形成垂直沟道，从而将现有存储单元的水平沟道转化成垂直沟道，即以垂直的沟道深度替代了原水平沟道的长度，进而可以使得存储单元占据的面积在原水平沟道的长度方向上大大缩小。因此，本专利技术实施例提供的存储单元及非易失性存储器，实现了一种极高密度的非易失性存储器，使得非易失性存储器走向45nm或32nm甚至更小尺寸变为可能。附图说明下面将通过参照附图详细描述本专利技术的示例性实施例，使本领域的普通技术人员更清楚本专利技术的上述及其他特征和优点，附图中：图1a是现有的NOR型闪存的存储单元阵列的平面结构示意图；图1b是图1a中NOR型闪存沿剖面线A-A’的剖面结构示意图；图2是本专利技术实施例一提供的存储单元的剖面结构示意图；图3是本专利技术实施例二提供的存储单元的剖面结构示意图；图4是本专利技术实施例三提供的存储单元的剖面结构示意图；图5a是本专利技术实施例四提供的NOR型闪存的存储单元阵列的平面结构示意图；图5b是图5a中NOR型闪存沿剖面线B-B’的剖面结构示意图；图5c是图5a中NOR型闪存沿剖面线C-C’的剖面结构示意图。具体实施方式下面结合附图并通过具体实施方式来进一步说明本专利技术的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部结构。图1a是现有的NOR型闪存的存储单元阵列的平面结构示意图；图1b是图1a中NOR型闪存沿剖面线A-A’的剖面结构示意图。结合图1a和图1b，该NOR型闪存包括多个呈阵列排布的存储单元10(如同一列相邻的两个存储单元A1和B1)；多条沿行方向延伸沿列方向排布的字线20，每条字线20与同一行存储单元10的控制栅16电连接；多条沿列方向延伸沿行方向排布的位线30，每条位线30通过位线接触孔40与同一列存储单元10的漏区D电连接。其中，每个存储单元可包括半导体衬底11，包括有源区12；栅区，包括依次层叠于半导体衬底11之上的隧穿氧化层13、浮栅14、层间介质层15和控制栅16；源区S和漏区D，分别位于栅区两侧的有源区12的半导体衬底11内。在对NOR型闪存进行编程时，存储单元10的控制栅16和漏区D同时施加一定时间的高电压，源区S和漏区D之间的水平沟道导通，并在横向电场和纵向电场的作用下，水平沟道中的载流子会通过热电子注入，跃至浮栅14中。由于热电子注入的发生要求存储单元10工作在高电压状态下，因此存储单元10的沟道长度不能太短，限制了存储单元在沟道长度方向上的进一步缩小，即限制了栅区宽度W(80～130nm)的缩小。为解决上述问题，本专利技术提出了一种存储单元及非易失性存储器，本专利技术的方案可适用多种类型的非易失性存储器，示例性的，可以NOR型闪存为例进行说明，并具体实施例如下。实施例一图2是本专利技术实施例一提供的存储单元的剖面结构示意图。如图2所示，该存储单元包括：半导体衬底101，包括有源区(图中未示出)；源区103，位于有源区的半导体衬底101内；栅区，包括位于源区103之上且相互绝缘的第一浮栅104、第二浮栅105和控制栅106，其中，第一浮栅104和第二浮栅105至少部分位于半导体衬底101内且分别位于栅区内的两端，控制栅106分别与第一浮栅104和第二浮栅105具有正对区域，第一浮栅104远离第二浮栅105一侧的表面、第二浮栅105远离第一浮栅104一侧的表面，以及第一浮栅104与源区103之间和第二浮栅105与源区103之间形成有一体的隧穿氧化层107；第一漏区108和第二漏本文档来自技高网...

【技术保护点】
1.一种存储单元，其特征在于，包括：半导体衬底，包括有源区；源区，位于所述有源区的半导体衬底内；栅区，包括位于所述源区之上且相互绝缘的第一浮栅、第二浮栅和控制栅，其中，所述第一浮栅和所述第二浮栅至少部分位于所述半导体衬底内且分别位于所述栅区内的两端，所述控制栅分别与所述第一浮栅和所述第二浮栅具有正对区域，所述第一浮栅远离所述第二浮栅一侧的表面、所述第二浮栅远离所述第一浮栅一侧的表面，以及所述第一浮栅与所述源区之间和所述第二浮栅与所述源区之间形成有一体的隧穿氧化层；第一漏区和第二漏区，分别位于所述栅区两侧的所述有源区的半导体衬底内。

【技术特征摘要】
1.一种存储单元，其特征在于，包括：半导体衬底，包括有源区；源区，位于所述有源区的半导体衬底内；栅区，包括位于所述源区之上且相互绝缘的第一浮栅、第二浮栅和控制栅，其中，所述第一浮栅和所述第二浮栅至少部分位于所述半导体衬底内且分别位于所述栅区内的两端，所述控制栅分别与所述第一浮栅和所述第二浮栅具有正对区域，所述第一浮栅远离所述第二浮栅一侧的表面、所述第二浮栅远离所述第一浮栅一侧的表面，以及所述第一浮栅与所述源区之间和所述第二浮栅与所述源区之间形成有一体的隧穿氧化层；第一漏区和第二漏区，分别位于所述栅区两侧的所述有源区的半导体衬底内。2.根据权利要求1所述的存储单元，其特征在于，所述第一浮栅和所述第二浮栅上表面与所述半导体衬底上表面齐平。3.根据权利要求2所述的存储单元，其特征在于，所述控制栅至少包括第一控制栅，所述第一控制栅位于所述第一浮栅和所述第二浮栅之上。4.根据权利要求3所述的存储单元，其特征在于，所述控制栅还包括与所述第一控制栅电连接的第二控制栅，所述第二控制栅从所述第一控制栅向所述源区延伸，且部分位于所述第一浮栅和所述第二浮栅中间。5.根据权利要求3所述的存储单元，其特征在于，所述第一控制栅与非易失性存储器的字线同层设置，且所述第一控制栅与所述字线一体成型。6.根据权利要求2所述的存储单元，其特征在于，所述第一浮栅和所述第二浮栅的厚度为...

【专利技术属性】
技术研发人员：熊涛，罗啸，许毅胜，刘钊，陈春晖，舒清明，
申请(专利权)人：上海格易电子有限公司，北京兆易创新科技股份有限公司，
类型：发明
国别省市：上海,31