一种模块化机载存储器读写装置制造方法及图纸

本发明专利技术公开了一种模块化机载存储器读写装置，包括处理器核心控制模块FPGA、存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块，处理器核心控制模块FPGA分别与存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块相连，通过UART串口通信接口模块实现对处理器核心控制模块FPGA发送指令以及数据交互，处理器核心控制模块FPGA通过存储器连接器模块与目标存储器相连。本发明专利技术采用方便拆卸和安装的存储器连接器模块部分，适应各种封装的存储器，采用模块化设计，分离处理器与目标存储器，有助于二次开发，有效扩大了使用范围。

【技术实现步骤摘要】

本专利技术涉及一种存储读写装置，具体的说是一种模块化机载存储器读写装置。
技术介绍
在现在的航空电子产品中，EPROM、EEPROM、FLASH等存储器都有十分广泛的运用，主要用于存储控制器的程序代码及数据，所以灵活的对存储器进行读写操作也是航电产品开发和修理中必须要解决的问题。现有的存储器编程器一般采用与计算机通过USB调试器连接的形式，用户通过使用事先安装在计算机上的应用程序来读写存储器上的程序，在批量编程的应用中有很大的优势。但是由于在航电修理行业中涉及的存储器种类及其繁多，其中更有很多因为年代久远早已处于停产状态，而且这些存储器件均是少量的读写操作，此时普通编程器难以全面涉及，不能很好胜任存储器的读写工作。
技术实现思路
为了解决上述技术问题，本专利技术提供一种模块化机载存储器读写装置。本专利技术解决其技术问题采用以下技术方案来实现：一种模块化机载存储器读写装置，包括处理器核心控制模块FPGA、存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块，所述处理器核心控制模块FPGA分别与存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块相连，通过UART串口通信接口模块实现对处理器核心控制模块FPGA发送指令以及数据交互，处理器核心控制模块FPGA通过存储器连接器模块与目标存储器相连，安装拆卸十分方便；指示灯模块用于I/O数字信号输出显示，可以为开发人员在调试过程中可能出现的问题提供判断，也可指示在操作过程中系统所处的状态；电源模块为处理器核心控制模块FPGA提供各种电压，具体包括有3.3V、2.5V和1.2V，使用LMS1117系列芯片对5V电压进行转换得到相应电源，电源模块包括VCCIO接口、VCCA接口、VCCINT接口。本专利技术的处理器核心控制模块FPGA主要完成对存储器操作时序以及响应用户命令而进行相应操作的功能，处理器核心控制模块FPGA由一块FPGA作为核心嵌入式处理器，针对不同种类的存储器提前设计其读、写、擦除时序。存储器连接器模块是用于适应不同类型存储器的封装而制作成的多块电路板，一侧通过统一的存储器连接器模块与处理器核心控制模块FPGA连接，另一侧则是根据不同封装制作的存储器夹具，用于固定和连接目标存储器。所述处理器核心控制模块FPGA包括复位电路、时钟电路、JTAG调试电路、JTAG接口电路和CONFIG配置电路模块，所述复位电路、时钟电路为处理器核心控制模块FPGA提供工作时必须的复位、时钟信号，JTAG调试电路、JTAG接口电路和CONFIG配置电路模块针对处理器核心控制模块FPGA的程序的调试和固化，JTAG调试电路、JTAG接口电路和CONFIG配置电路模块需要将存储器的操作时序、与上位机串口通信等程序通过该口下载到处理器中。所述处理器核心控制模块FPGA的U1A模块的1脚、2脚、3脚、4脚、7脚、10脚、11脚分别对应与存储器连接器模块的J9模块的A15脚、A16脚、A17脚、A18脚、B19脚、B20脚、B21脚相连。所述处理器核心控制模块FPGA的U1B模块的28脚、30脚、31脚、32脚、33脚、34脚分别对应与存储器连接器模块的J9模块的B22脚B15脚、B16脚、B17脚、B18脚、A20脚相连。处理器核心控制模块FPGA的U1C模块的38脚、39脚、42脚分别对应与存储器连接器模块的J9模块的A21脚、A22脚、A23脚相连，处理器核心控制模块FPGA的U1C模块的43脚、44脚、46脚、49脚、50脚、51脚分别对应与存储器连接器模块的J9模块的B6脚、A8脚、A24脚、B14脚、B13脚、A6脚相连。处理器核心控制模块FPGA的U1D模块的54脚、55脚、58脚、59脚、60脚、64脚、65脚、66脚、67脚、68脚、69脚、70脚、71脚、72脚分别对应与存储器连接器模块的J9模块的A13脚、B12脚、A12脚、B11脚、A11脚、B10脚、A10脚、B9脚、B4脚、A4脚、B3脚、A3脚、B2脚、A2脚相连。处理器核心控制模块FPGA的U1E模块的73脚、74脚、75脚分别对应与存储器连接器模块的J9模块的B1脚、A1脚、B24脚相连，处理器核心控制模块FPGA的U1E模块的76脚、80脚、83脚、84脚、85脚、86脚、87脚分别对应与存储器连接器
模块的J8模块的26脚、29脚、30脚、31脚、32脚、33脚、34脚相连，处理器核心控制模块FPGA的U1E模块的77脚、79脚分别对应与UART串口通信接口模块的U8模块的12脚、11脚相连，处理器核心控制模块FPGA的U1E模块的77脚、79脚分别对应与存储器连接器模块的J8模块的27脚、28脚相连。处理器核心控制模块FPGA的U1F模块的98脚、99脚、100脚、101脚、103脚、104脚分别对应与存储器连接器模块的J8模块的35脚、36脚、37脚、38脚、39脚、40脚相连，处理器核心控制模块FPGA的U1F模块的105脚、106脚分别对应与接插件接口模块相连。处理器核心控制模块FPGA的U1G模块的110脚、111脚、112脚、113脚、114脚、115脚、119脚、120脚、121脚、124脚、125脚、126脚、127脚分别对应与接插件接口模块相连。处理器核心控制模块FPGA的U1H模块的128脚、129脚、132脚、133脚分别对应与接插件接口模块相连，处理器核心控制模块FPGA的U1H模块的135脚、136脚、137脚、138脚、141脚、142脚、143脚、144脚分别对应与指示灯模块相连。处理器核心控制模块FPGA的U1I模块的24脚、23脚分别对应与复位电路、时钟电路相连，处理器核心控制模块FPGA的U1J模块的9脚串接有第八电阻R8后与指示灯模块相连。处理器核心控制模块FPGA的U1J模块的14脚、92脚、12脚、21脚与JTAG接口电路相连，处理器核心控制模块FPGA的U1J模块的97脚、94脚接地，处理器核心控制模块FPGA的U1J模块的96脚与电源模块相连，处理器核心控制模块FPGA的U1J模块的18脚、16脚、20脚、15脚分别对应与JTAG调试电路相连。处理器核心控制模块FPGA的U1L模块的19脚、27脚、41脚、48脚、57脚、63脚、82脚、95脚、118脚、123脚、131脚、140脚、145脚均接地，处理器核心控制模块FPGA的CONFIG配置电路模块与电源模块相连。处理器核心控制模块FPGA的U1M模块的35脚、107脚接入到电源模块的VCCIO接口上，处理器核心控制模块FPGA的U1M模块的37脚、109脚与CONFIG配置电路模块相连，处理器核心控制模块FPGA的U1M模块的36脚、108脚分别对应串接有第二电感线圈、第三电感线圈后接地。处理器核心控制模块FPGA的U1K模块的17脚、26脚、40脚、47脚、56脚、62脚、81脚、93脚、117脚、122脚、130脚、139脚接入到电源模块的VCCIO接口上，处理器核心控制模块FPGA的U1K模块的5脚、29脚、45脚、61脚、78脚、102脚、
116脚、134脚接入到电源模块的VCCINT接口上。时钟电路包括第一本文档来自技高网...

【技术保护点】
一种模块化机载存储器读写装置，包括处理器核心控制模块FPGA、存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块，其特征在于：所述处理器核心控制模块FPGA分别与存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块相连，通过UART串口通信接口模块实现对处理器核心控制模块FPGA发送指令以及数据交互，处理器核心控制模块FPGA通过存储器连接器模块与目标存储器相连，电源模块为处理器核心控制模块FPGA提供各种电压，电源模块包括VCCIO接口、VCCA接口、VCCINT接口。

【技术特征摘要】
1.一种模块化机载存储器读写装置，包括处理器核心控制模块FPGA、存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块，其特征在于：所述处理器核心控制模块FPGA分别与存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块相连，通过UART串口通信接口模块实现对处理器核心控制模块FPGA发送指令以及数据交互，处理器核心控制模块FPGA通过存储器连接器模块与目标存储器相连，电源模块为处理器核心控制模块FPGA提供各种电压，电源模块包括VCCIO接口、VCCA接口、VCCINT接口。2.根据权利要求1所述的一种模块化机载存储器读写装置，其特征在于：所述处理器核心控制模块FPGA包括复位电路、时钟电路、JTAG调试电路、JTAG接口电路和CONFIG配置电路模块，所述复位电路、时钟电路为处理器核心控制模块FPGA提供工作时必须的复位、时钟信号，JTAG调试电路、JTAG接口电路和CONFIG配置电路模块针对处理器核心控制模块FPGA的程序的调试和固化。3.根据权利要求2所述的一种模块化机载存储器读写装置，其特征在于：所述处理器核心控制模块FPGA的U1A模块的1脚、2脚、3脚、4脚、7脚、10脚、11脚分别对应与存储器连接器模块的J9模块的A15脚、A16脚、A17脚、A18脚、B19脚、B20脚、B21脚相连；所述处理器核心控制模块FPGA的U1B模块的28脚、30脚、31脚、32脚、33脚、34脚分别对应与存储器连接器模块的J9模块的B22脚B15脚、B16脚、B17脚、B18脚、A20脚相连；处理器核心控制模块FPGA的U1C模块的38脚、39脚、42脚分别对应与存储器连接器模块的J9模块的A21脚、A22脚、A23脚相连，处理器核心控制模块FPGA的U1C模块的43脚、44脚、46脚、49脚、50脚、51脚分别对应与存储器连接器模块的J9模块的B6脚、A8脚、A24脚、B14脚、B13脚、A6脚相连；处理器核心控制模块FPGA的U1D模块的54脚、55脚、58脚、59脚、60脚、64脚、65脚、66脚、67脚、68脚、69脚、70脚、71脚、72脚分别对应与存储器连接器模块的J9模块的A13脚、B12脚、A12脚、B11脚、A11脚、B10脚、A10脚、B9脚、B4脚、A4脚、B3脚、A3脚、B2脚、A2脚相连；处理器核心控制模块FPGA的U1E模块的73脚、74脚、75脚分别对应与存储器连接器模块的J9模块的B1脚、A1脚、B24脚相连，处理器核心控制模块FPGA的U1E模块的76脚、80脚、83脚、84脚、85脚、86脚、87脚分别对应与存储器连接器模块的J8模块的26脚、29脚、30脚、31脚、32脚、33脚、34脚相连，处理器核心控制模块FPGA的U1E模块的77脚、79脚分别对应与UART串口通信接口模块的U8模块的12脚、11脚相连，处理器核心控制模块FPGA的U1E模块的77脚、79脚分别对应与存储器连接器模块的J8模块的27脚、28脚相连；处理器核心控制模块FPGA的U1F模块的98脚、99脚、100脚、101脚、103脚、104脚分别对应与存储器连接器模块的J8模块的35脚、36脚、37脚、38脚、39脚、40脚相连，处理器核心控制模块FPGA的U1F模块的105脚、106脚分别对应与接插件接口模块相连；处理器核心控制模块FPGA的U1G模块的110脚、111脚、112脚、113脚、114脚、115脚、119脚、120脚、121脚、124脚、125脚、126脚、127脚分别对应与接插件接口模块相连；处理器核心控制模块FPGA的U1H模块的128脚、129脚、132脚、133脚分别对应与接插件接口模块相连，处理器核心控制模块FPGA的U1H模块的135脚、136脚、137脚、138脚、141脚、142脚、143脚、144脚分别对应与指示灯模块相连；处理器核心控制模块FPGA的U1I模块的24脚、23脚分别对应与复位电路、时钟电路相连，处理器核心控制模块FPGA的U1J模块的9脚串接有第八电阻(R8)后与指示灯模块相连；处理器核心控制模块FPGA的U1J模块的14脚、92脚、12脚、21脚与JTAG接口电路相连，处理器核心控制模块FPGA的U1J模块的97脚、94脚接地，处理器核心控制模块FPGA的U1J模块的96脚与电源模块的VCCA接口相连，处理器核心控制模块FPGA的U1J模块的18脚、16脚、20脚、15脚分别对应与JTAG调试电路相连；处理器核心控制模块FPGA的U1L模块的19脚、27脚、41脚、48脚、57脚、63脚、82脚、95脚、118脚、123脚、131脚、140脚、145脚均接地，处理器核心控制模块FPGA的CONFIG配置电路模块与电源模块相连；处理器核心控制模块FPGA的U1M模块的35脚、107脚接入到电源模块的VCCIO接口上，处理器核心控制模块FPGA的U1M模块的37脚、109脚与CONFIG配置电路
\t模块相连，处理器核心控制模块FPGA的U1M模块的36脚、108脚分别对应串接有第二电感线圈(L2)、第三电感线圈(L3)后接地；处理器核心控制模块FPGA的U1K模块的17脚、26脚、40脚、47脚、56脚、62脚、81脚、93脚、117脚、122脚、130脚、139脚接入到电源模块的VCCIO接口上，处理器核心控制模块FPGA的U1K模块的5脚、29脚、45脚、61脚、78脚、102脚、116脚、134脚接入到电源模块的VCCINT接口上。4.根据权利要求3所述的一种模块化机载存储器读写装置，其特征在于：时钟电路包括第一电感线圈(L1)、第一电容(C1)、第二电容(C2)、第二芯片模块(U2)，所述第一电感线圈(L1)的一端与电源模块相连，第一电感线圈(L1)的另一端与第二芯片模块(U2)的1脚相连，第一电容(C1)的正极与第二芯片模块(U2)的1脚相连，第一电容(C1)的负极接地，第二电容(C2)的一端与第二芯片模块(U2)的1脚相连，第二电容(C2)的另一端与第二芯片模块(U2)的2脚并接后接地，所述第二芯片模块(U2)的1脚与4脚相连，所述第二芯片模块(U2)的3脚与处理器核心控制模块FPGA的U1I模块的23脚相连；所述复位电路包括开关一(S1)、按钮开关一(J1)、第三芯片模块(U3)、第三电容(C3)、第三电阻(R3)，所述第三芯片模块(U3)的1脚与开关一(S1)串接后接地，所述第三芯片模块(U3)的1脚与按钮开关一(J1)串接后接入到第三芯片模块(U3)的8脚上，第三芯片模块(U3)的2脚与第三电容(C3)串接后接地，第三芯片模块(U3)的2脚与电源模块相连，所述第三芯片模块(U3)的3脚、4脚接地，所述第三芯片模块(U3)的7脚与第三电阻(R3)串接后接入到处理器核心控制模块FPGA的U1I模块的24脚上；所述JTAG调试电路包括调试芯片(J2)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)，所述调试芯片(J2)的1脚、2脚、5脚、9脚分别对应与处理器核心控制模块FPGA的U1J模块的16脚、20脚、18脚、15脚相连，所述调试芯片(J2)的1脚与第四电阻(R4)串接后接地，所述调试芯片(J2)的5脚与第六电阻(R6)串接后接入到电源模块上，所述调试芯片(J2)的9脚与第五电阻(R5)串接后接入到电源模块上，所述调试芯片(J2)的4脚与电源模块相连，所述调试芯片(J2)的2脚、10脚接地；所述JTAG接口电路包括配置芯片(J3)、第一电阻(R1)、第二电阻(R2)、
\t第七电阻(R7)、第四芯片(U4)，所述配置芯片(J3)的1脚与处理器核心控制模块FPGA的U1J模块的12脚相连，配置芯片(J3)的3脚与第一电阻(R1)串接后接入到电源模块的VCCIO接口上，配置芯片(J3)的3脚与处理器核心控制模块FPGA的U1J模块的92脚相连，配置芯片(J3)的5脚与第二电阻(R2)串接后接入到电源模块的VCCIO接口上，配置芯片(J3)的5脚与处理器核心控制模块FPGA的U1J模块的14脚相连，配置芯片(J3)的7脚、8脚、9脚分别对应与处理器核心控制模块FPGA的U1A模块的13脚、8脚、6脚相连，配置芯片(J3)的2脚、10脚接地，配置芯片(J3)的4脚接入到电源模块的VCCIO接口上，配置芯片(J3)的6脚与第七电阻(R7)串接后接地，配置芯片(J3)的6脚与处理器核心控制模块FPGA的U1J模块的21脚相连，第四芯片(U4)的6脚处理器核心控制模块FPGA的U1J模块的12脚相连，第四芯片(U4)的2脚、5脚、1脚与处理器核心控制模块FPGA的U1A模块的13脚、6脚、8脚相连，第四芯片(U4)的3脚、7脚、8脚接入到电源模块的VCCIO接口上，第四芯片(U4)的4脚接地；所述CONFIG配置电路模块包括第四电感线圈(L4)、第四电容(C4)、第五电容(C5)、第六电容(C6)、第七电容(C7)、第五电感线圈(L5)、第八电容(C8)、第九电容(C9)、第十电容(C10)、第十一电容(C11)、第十二电容(C12)、第十三电容(C13)、第十四电容(C14)、第十五电容(C15)、第十六电容(C16)、第十七电容(C17)、第十八电容(C18)、第十九电容(C19)、第二十电容(C20)、第二十一电容(C21)、第二十二电容(C22)、第二十三电容(C23)、第二十四电容(C24)、第二十五电容(C25)、第二十六电容(C26)、第二十七电容(C27)、第二十八电容(C28)、第二十九电容(C29)、第三十电容(C30)、第三十一电容(C31)，所述第四电容(C4)的正极接入到电源模块的VCCINT接口上，第四电容(C4)的负极接地，第五电容(C5)、第六电容(C6)、第七电容(C7)并接后的一端与处理器核心控制模块FPGA的U1M模块的37脚相连，第五电容(C5)、第六电容(C6)、第七电容(C7)并...

【专利技术属性】
技术研发人员：张子明，周勇军，周章勇，
申请(专利权)人：国营芜湖机械厂，
类型：发明
国别省市：安徽;34