3D存储器件制造技术

公开了一种3D存储器件，包括：衬底；位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；贯穿所述叠层结构的多个沟道结构；位于所述沟道结构下方且具有平坦表面的半导体层；所述沟道结构在所述半导体层上表面处的孔径小于所述半导体层上表面的孔径。本发明专利技术实施例通过在沟道结构下方设置具有平坦表面的半导体层，且沟道结构在所述半导体层上表面处的孔径小于所述半导体层上表面的孔径，不仅扩大了半导体层的工艺窗口，使半导体层具有更好的高度均一性和表面平整度，可以减少和避免电流泄漏，改善器件的电气性能。

【技术实现步骤摘要】
3D存储器件
本专利技术涉及存储器
，特别涉及3D存储器件。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的孔径越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。由于3D存储器件的存储量需要越来越高，存储器件需要更多的栅极线来满足更高的存储量，因此沟道柱的孔径(CD)已经缩小以满足更高的单元密度要求。对于小尺寸的沟道柱而言，孔径(CD)的进一步缩小和形状优化是提高存储密度的关键。对于现有技术的3D存储器件，在沟道孔(channelhole，CH)的底部有一个外延层，用于将沟道孔连接到衬底有源区，以及控制第一选择栅(BottomSelectiveGate，BSG)。为了避免栅极线(GateLine，GL)和衬底有源区之间的电流桥，外延层需要具有一定的高度，延伸至第一选择栅氧化物中间的顶部；外延层还需要具有平整表面，以降低与沟道传输层的接触面电阻。为了形成高质量的外延层，预清洁变得越来越具有挑战性，并且需要严格的等待时间以避免天然氧化物阻止外延层生长，而现有技术中所生长的外延层往往具有不均匀的高度和不平坦的表面，从而导致外延层不均匀以及电流泄漏等问题。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种3D存储器件，第一叠层结构内形成半导体层，该半导体层具有同一高度和平坦表面，解决了由于半导体层高度不均匀和表面不平坦而导致的电流泄漏等问题。根据本专利技术的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；贯穿所述叠层结构的多个沟道结构；位于所述沟道结构下方且具有平坦表面的半导体层；所述沟道结构在所述半导体层上表面处的孔径小于所述半导体层上表面的孔径。优选地，所述沟道结构包括阻挡绝缘层、电荷俘获层、遂穿绝缘层和沟道层，所述沟道层与所述半导体层连通。优选地，所述叠层结构包括：第一叠层结构，所述第一叠层结构包括交替堆叠的第一绝缘层和第一导体层；第二叠层结构，所述第二叠层结构包括交替堆叠的多个第二导体层和多个第二绝缘层。优选地，所述半导体层贯穿所述第一叠层结构，且延伸至所述衬底内部。优选地，所述沟道结构的底部延伸至所述半导体层内部。优选地，所述第一叠层结构顶部的第一绝缘层与所述第二叠层结构底部的第二绝缘层相接触。优选地，所述第一导体层与所述半导体层彼此隔离。优选地，所述半导体层与所述第一叠层结构的第一导体层形成第一选择晶体管。优选地，所述沟道层与所述第二叠层结构的第二导体层形成存储晶体管；以及与所述第二叠层结构的第三导体层形成第二选择晶体管。优选地，所述半导体层由选自单晶硅、多晶硅中的至少一种组成。本专利技术提供的3D存储器件，在第一叠层结构内形成半导体层，然后在第一叠层结构上形成第二叠层结构以及在第二叠层结构内形成沟道结构，扩大了半导体层的工艺窗口，使半导体层具有更好的高度均一性和表面平整度，可以减少和避免电流泄漏，改善器件的电气性能。进一步地，所述半导体层可以采用原子层沉积方式形成，代替了现有的选择性外延生长，降低了器件成本，提高了吞吐量。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1a和图1b分别示出了3D存储器件的存储单元串的电路图和结构示意图；图2示出了3D存储器件的透视图；图3示出本专利技术实施例的3D存储器件的制造方法的流程图；图4a至图4m示出根据本专利技术实施例的3D存储器件制造方法的各个阶段的截面图；图5a和5b分别示出根据现有技术的3D存储器件和根据本专利技术实施例的3D存储器件的局部放大图，其中示出半导体层附近的一部分结构。具体实施方式以下将参照附图更详细地描述本专利技术的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。本专利技术中描述的“上方”，是指位于基板平面的上方，可以是指材料之间的直接接触，也可以是间隔设置。在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。本专利技术可以各种形式呈现，以下将描述其中一些示例。图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本专利技术不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储单元M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储单元M1至M4的栅极分别连接至字线WL1至WL4的相应字线。如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括第二导体层122和第三导体层123，存储单元M1至M4分别包括第一导体层121。第一导体层121、第二导体层122和第三导体层123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括存储串110。存储串110与栅叠层结构相邻或者贯穿栅叠层结构。在存储串110的中间部分，第一导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储单元M1至M4。在存储串110的两端，第二导体层122和123与沟道层111之间夹有栅介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。沟道层111例如由掺杂多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，第一导体层121、第二导体层122和第三导体层123由金属组成，例如钨。沟道层111用于提供选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。在该实施例中，存储串110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，存储串110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储单元M1至M4使用公共的沟道层111和栅介质层114。在存储串110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括：衬底；位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；贯穿所述叠层结构的多个沟道结构；位于所述沟道结构下方且具有平坦表面的半导体层；所述沟道结构在所述半导体层上表面处的孔径小于所述半导体层上表面的孔径。

【技术特征摘要】
1.一种3D存储器件，包括：衬底；位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；贯穿所述叠层结构的多个沟道结构；位于所述沟道结构下方且具有平坦表面的半导体层；所述沟道结构在所述半导体层上表面处的孔径小于所述半导体层上表面的孔径。2.根据权利要求1所述的3D存储器件，其中，所述沟道结构包括阻挡绝缘层、电荷俘获层、遂穿绝缘层和沟道层，所述沟道层与所述半导体层连通。3.根据权利要求1所述的3D存储器件，其中，所述叠层结构包括：第一叠层结构，所述第一叠层结构包括交替堆叠的第一绝缘层和第一导体层；第二叠层结构，所述第二叠层结构包括交替堆叠的多个第二导体层和多个第二绝缘层。4.根据权利要求3所述的3D存储器件，其中，所述半导体层贯穿所述第一叠...

【专利技术属性】
技术研发人员：肖莉红，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42