半导体结构制造技术

本发明专利技术涉及一种半导体结构，所述半导体结构包括衬底；位于所述衬底表面的存储堆叠结构；贯穿所述存储堆叠结构至所述衬底表面的栅线隔槽；填充于所述栅线隔槽中的半导体层，所述半导体层中掺杂有用于减小所述半导体层晶粒大小的掺杂原子。上述方法形成的半导体层晶粒较小，能够提高半导体结构的性能。

【技术实现步骤摘要】
半导体结构
本专利技术涉及半导体生产制备领域，尤其涉及一种半导体结构。
技术介绍
近年来，闪存(FlashMemory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(BitDensity)，同时减少位成本(BitCost)，三维的闪存存储器(3DNAND)技术得到了迅速发展。在形成3DNAND存储器的过程中，需要在衬底表面形成牺牲层与绝缘层堆叠而成的堆叠结构，然后刻蚀所述堆叠结构形成栅线隔槽，再在栅线隔槽内填充半导体层。现有技术中，通常在栅线隔槽内填充多晶硅层或非晶半导体材料层。多晶硅层在后续高温退火后产生应变较小，但通常与栅线隔槽的内壁表面存在间隙，不能完全贴合到所述栅线隔槽的表面，且内部容易出现空洞，影响最终形成的存储器的性能；非晶半导体材料层可以将栅线隔槽填实，与栅线隔槽的表面无间隙且内部无空洞，然而在后续进行高温退火后会产生结晶，对衬底施加较大的应力，从而导致衬底发生翘曲等问题，从而影响最终形成的存储器的性能。因此，现有技术形成的存储器的性能有待进一步的提高。
技术实现思路
本专利技术的目的在于提供一种半导体结构，能够用于提高存储器的性能。为了解决上述技术问题，本专利技术的技术方案提供一种半导体结构，包括：衬底；位于所述衬底表面的存储堆叠结构；贯穿所述存储堆叠结构至所述衬底表面的栅线隔槽；填充于所述栅线隔槽中的由非晶态转变而成的多晶态半导体层，所述半导体层中掺杂有用于减小所述半导体层晶粒大小的掺杂原子。可选的，所述半导体层为多晶硅层。可选的，所述掺杂原子为碳原子。可选的，所述半导体层中的碳原子的物质的量与硅原子的物质的量的比值范围为5％至20％。可选的，所述半导体层中晶粒的粒径范围为19nm～150nm。可选的，还包括：覆盖所述栅线隔槽侧壁的绝缘侧墙。可选的，所述掺杂原子原位掺杂于所述半导体层中。可选的，所述半导体层填充满所述栅线隔槽。可选的，所述存储堆叠结构包括沿垂直衬底表面方向交替堆叠设置的绝缘层和控制栅结构层。可选的，所述半导体结构为3DNAND存储器。本专利技术的半导体结构的栅线隔槽中填充的是掺杂有掺杂原子的半导体层，所述掺杂原子能够降低半导体层内的晶粒大小，使得半导体层内晶粒大小均匀。由于非晶半导体材料层内的掺杂原子能够减少晶粒大小，减小了所述非晶半导体材料层经退火处理形成多晶材料后产生的应变，从而减小了衬底发生翘曲的可能性，提高了最终形成的存储器的性能。附图说明图1为本专利技术的一种具体实施方式中的半导体结构的制备方法的流程示意图；图2至图6为本专利技术的一种具体实施方式中的半导体结构的形成示意图；图7为不同的乙烯和硅烷的气体流量比值对应的非晶半导体材料层在650℃高温退火后的应变量示意图。具体实施方式以下结合附图和具体实施方式对本专利技术提出的一种半导体结构及其制备方法的详细说明。请参阅图1，为一种具体实施方式中所述半导体结构的制备方法的流程图。所述半导体结构的制备方法包括以下步骤：S11：提供一衬底，所述衬底表面形成有堆叠结构。S12：在所述堆叠结构内形成栅线隔槽，所述栅线隔槽贯穿所述堆叠结构至所述衬底表面。S13：在所述栅线隔槽中形成半导体层，所述半导体层填充于所述栅线隔槽，且所述半导体层内掺杂有掺杂原子，所述掺杂原子能够减小所述半导体层的晶粒大小。请参阅图2至图6，为本专利技术的一种具体实施方式的半导体结构形成过程的结构示意图。请参阅图2，提供一衬底201，所述衬底201表面形成有堆叠结构202，所述堆叠结构202包括沿垂直衬底201表面方向相互堆叠的绝缘层203和牺牲层204。图2示出了半导体结构的局部剖面结构示意图。所述衬底201可以为Si衬底、Ge衬底、SiGe衬底、绝缘体上硅或绝缘体上锗等，所述衬底201还可以为叠层结构和其他外延结构，例如Si/SiGe或绝缘体上硅锗等。在该具体实施方式中，所述衬底201为Si衬底。所述堆叠结构202包括沿垂直衬底201向上交替堆叠的绝缘层203和牺牲层204。该具体实施方式中，所述绝缘层203为氧化硅层，牺牲层204为氮化硅层。在其他具体实施方式中，所述绝缘层203和牺牲层204的还可以采用其他合适的材料。该具体实施方式中，所述堆叠结构202内还形成有贯穿堆叠结构202至衬底201表面的沟道孔结构(图中未示出)，所述沟道孔结构包括贯穿堆叠结构202的沟道孔、位于沟道孔底部的衬底201表面的外延半导体层，以及覆盖沟道孔侧壁表面的功能侧墙、填充沟道孔的沟道介质层。所述沟道孔结构作为垂直于衬底201表面的存储串结构，侧壁与所述绝缘层203和牺牲层204连接。请参阅图3，在所述堆叠结构202内形成栅线隔槽301，所述栅线隔槽301贯穿所述堆叠结构202至所述衬底201表面。在一种具体实施方式中，可采用干法刻蚀工艺刻蚀所述堆叠结构202至衬底201表面，在所述堆叠结构202内形成所述栅线隔槽301。在该具体实施方式中，采用反应等离子体刻蚀工艺对堆叠结构202进行垂直刻蚀，形成所述栅线隔槽301。请参阅图4，沿所述栅线隔槽301的侧壁去除所述牺牲层204(请参考图3)形成位于相邻绝缘层203之间的开口302。可以采用湿法刻蚀工艺去除所述牺牲层204。该具体实施方式中，所述牺牲层204的材料为氮化硅，采用磷酸溶液刻蚀所述牺牲层204。由于所述堆叠结构202内形成有沟道孔结构，绝缘层203与沟道孔结构侧壁连接，在去除所述牺牲层204之后，所述沟道孔结构能够对绝缘层203起到支撑作用，使得相邻绝缘层203之间具有开口302。请参阅图5，在所述开口302(请参考图5)内形成控制栅结构层500。所述控制栅结构层500包括覆盖开口302内壁表面的栅介质层以及填充满所述开口302的栅极层。可以采用原子层沉积工艺形成所述栅介质层，采用化学气相沉积工艺形成所述栅极层。请参考图6，形成覆盖所述栅线隔槽301侧壁表面的绝缘侧墙401以及填充所述栅线隔槽301的半导体层501。在形成所述绝缘侧墙401之前，还包括对栅线隔槽301底部的衬底201进行掺杂，形成源极掺杂区400。形成所述源极掺杂区400之后，在所述栅线隔槽301的侧壁表面形成绝缘侧墙401，所述绝缘侧墙401可以采用氧化硅、氮化硅等绝缘介质材料。在一种具体实施方式中，可以采用化学气相沉积方法、原子层沉积工艺或其他合适的沉积方法，在所述栅线隔槽301内壁表面形成侧墙材料层之后，去除位于栅线隔槽301底部表面的侧墙材料层，保留位于栅线隔槽301侧壁表面的侧墙材料层，作为绝缘侧墙401。形成所述绝缘侧墙401之后，在所述栅线隔槽301中形成半导体层501，所述半导体层501填充满所述栅线隔槽301，且所述半导体层501内掺杂有掺杂原子，所述掺杂原子能够减小所述半导体层501的晶粒大小。所述半导体层501形成方法包括：采用原位掺杂工艺，在所述栅线隔槽301内沉积具有掺杂原子的非晶半导体材料层，所述非晶半导体材料层填充满所述栅线隔槽301；对所述非晶半导体材料层进行退火处理，使非晶半导体材料层结晶，转换为多晶状态的半导体层501。由于所述掺杂原子能够降低非晶半导体材料本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：衬底；位于所述衬底表面的存储堆叠结构；贯穿所述存储堆叠结构至所述衬底表面的栅线隔槽；填充于所述栅线隔槽中的由非晶态转变而成的多晶态半导体层，所述半导体层中掺杂有用于减小所述半导体层晶粒大小的掺杂原子。

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；位于所述衬底表面的存储堆叠结构；贯穿所述存储堆叠结构至所述衬底表面的栅线隔槽；填充于所述栅线隔槽中的由非晶态转变而成的多晶态半导体层，所述半导体层中掺杂有用于减小所述半导体层晶粒大小的掺杂原子。2.根据权利要求1所述的半导体结构，其特征在于，所述半导体层为多晶硅层。3.根据权利要求2所述的半导体结构，其特征在于，所述掺杂原子为碳原子。4.根据权利要求3所述的半导体结构，其特征在于，所述半导体层中的碳原子的物质的量与硅原子的物质的量的比值范围为5％至20％。5.根据权利要求1所述的半导...

【专利技术属性】
技术研发人员：王秉国，宋海，李磊，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42