1.5-T SONOS器件制作工艺方法技术

本发明专利技术公开了一种1.5‑T SONOS器件制作工艺方法，选择管多晶硅栅的尺寸由第二多晶硅层淀积厚度决定，刻蚀后形成侧墙多晶硅层；选择管源端接触通过第三多晶硅层自对准形成连接并引出，存储管SONOS多晶硅栅由第一氮化硅侧墙淀积厚度决定，存储管源漏接触孔刻蚀是以第一氮化硅侧墙和第二氮化硅侧墙为硬掩膜层，自对准刻蚀形成。本发明专利技术能够进一步缩小器件尺寸，减小芯片的面积。

Fabrication of 1.5-T SONOS Devices

The invention discloses a 1.5 T SONOS device fabrication process. The size of the selected tube polysilicon gate is determined by the deposition thickness of the second polysilicon layer, and a side wall polysilicon layer is formed after etching; the source contact of the selected tube is self-aligned through the third polysilicon layer to form a connection and lead out; the storage tube SONOS polysilicon gate is determined by the deposition thickness of the first silicon nitride side wall, and the leakage contact hole of the storage tube source is engraved. The etching is formed by self-aligning etching with the first SiN side wall and the second SiN side wall as hard mask layer. The invention can further reduce device size and chip area.

【技术实现步骤摘要】
1.5-TSONOS器件制作工艺方法
本专利技术涉及本导体集成电路领域，特别是涉及一种1.5-TSONOS(Semiconductor-Oxide-Nitride-Oxide-Semiconductor闪速存储器)器件制作工艺方法。
技术介绍
具有低操作电压、更好的COMS工艺兼容性的SONOS技术被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用。但是2-T(2-transistor两个晶体管存储一个比特位的数据)SONOS结构与生俱来的缺点就是其较大的芯片面积损耗。相对于2-TSONOS(参见图1)，1.5-T(1.5-transistor1.5个晶体管存储一个比特位的数据)SONOS(参见图2)通过去除掉选择管和存储管之间的源漏注入区来减小器件的占用面积。现有的1.5-TSONOS器件的选择管多晶硅栅是与逻辑区晶体管多晶硅栅共用的，逻辑区晶体管多晶硅栅的厚度决定了选择管器件的沟道长度。只有当逻辑区晶体管多晶硅栅厚度减薄时，选择管的沟道长度才能减小。因此，第一，现有的工艺方法不利于缩小选择管。第二，现有的工艺方法中，源漏接触孔是非自对准刻蚀，不利于缩小源漏接触孔。第三，存储管SONOS的沟道长度受限于光刻，在光刻能力受限的情况下，无法进一步缩小存储管。以上三个方面是1.5-TSONOS无法进一步缩小器件尺寸的原因。图1、2中，31为衬底，32为ONO层，33为存储管多晶硅栅，35为选择管栅氧化层，36为选择管多晶硅栅，37为存储管栅上氮化硅，38为侧墙，39为轻漏极掺杂，40为源漏注入，41为接触孔，42为层间氧化层。图2中，34为多晶硅间氮化硅。
技术实现思路
本专利技术要解决的技术问题是提供一种1.5-TSONOS器件制作工艺方法，能够进一步缩小器件尺寸，减小芯片的面积。为解决上述技术问题，本专利技术的1.5-TSONOS器件制作工艺方法，包括如下步骤：步骤1、在P型衬底上形成ONO层，选择性刻蚀去除逻辑区的ONO层，在P型衬底上形成逻辑区的栅氧化层；然后，在ONO层和逻辑区晶体管栅氧化层上端依次淀积第一多晶硅层和第一氮化硅层；步骤2、光刻打开，刻蚀所述第一氮化硅层，在形成的开口内进行第一多晶硅层重掺杂注入，注入后经过热过程将注入杂质激活；步骤3、刻蚀第一多晶硅层，使所述开口在第一多晶硅层中延伸，进行选择管阈值电压调整的离子注入；在开口内两侧面，淀积并刻蚀形成选择管和存储管隔离的第一侧墙氧化层；在开口内形成选择管栅氧化层；在开口内位于选择管栅氧化层上端的第一侧墙氧化层两侧面，淀积第二多晶硅层并进行离子注入掺杂，刻蚀所述第二多晶硅层，在开口内形成选择管多晶硅栅4；刻蚀掉开口内底部的选择管栅氧化层，暴露出P型衬底，在选择管多晶硅栅的表面、P型衬底表面形成热氧化层；进行选择管源端LDD注入形成低掺杂的漏区，刻蚀掉P型衬底表面的热氧化层；步骤4、采用LPCVD淀积氧化层形成隔离介质氧化层，进行选择管源端注入形成选择管源端；步骤5、自对准刻蚀去除掉选择管多晶硅栅之间的，位于P型衬底端部的隔离介质氧化层，将P型衬底1暴露出来；步骤6、淀积第三多晶硅层，并进行离子注入掺杂，开口内的第三多晶硅层与P型衬底直接连接；步骤7、以所述第一氮化硅层为停止层进行CMP，或直接刻蚀掉第一氮化硅层上的隔离介质氧化层和第三多晶硅层，将连接选择管源端区域之外的第一氮化硅层之上的第三多晶硅层和隔离介质氧化层去除；步骤8、CMP之后，在第三多晶硅层顶部形成有氧化层的结构；步骤9、湿法去除所述第一氮化硅层，再次淀积第二氮化硅层并刻蚀，刻蚀完之后在选择管晶体管多晶硅栅的外侧上半部分的两侧形成第一氮化硅侧墙；光刻胶显影后，再次干法刻蚀第一多晶硅层，形成存储管SONOS多晶硅栅和逻辑区晶体管多晶硅栅；步骤10、热氧化在存储管SONOS多晶硅栅的侧壁和逻辑区晶体管多晶硅栅的侧壁和顶部形成第二侧墙氧化层，进行轻漏极掺杂形成PN结；步骤11、淀积第三氮化硅层并刻蚀，在第一氮化硅侧墙和存储管SONOS多晶硅栅的外侧形成第二氮化硅侧墙，进行源漏注入形成逻辑区晶体管的源端和漏端，同时形成存储管的漏端；ONO层刻蚀，第二侧墙氧化层、逻辑区晶体管栅氧化层刻蚀，将逻辑区晶体管多晶硅栅的顶部、连接选择管源端的第三多晶硅层的顶部、源漏处P型衬底的硅暴露出来，进行自对准多晶硅化物生长；步骤12、介质隔离层生长以及平坦化，进行接触孔光刻以及刻蚀，形成位于存储管两侧的源漏接触孔、选择管共用源端的接触孔和逻辑区晶体管的接触孔；通过金属将各电极引出。采用本专利技术的方法，选择管多晶硅栅的尺寸由第二多晶硅层淀积厚度决定，刻蚀后形成侧墙多晶硅层(即选择管多晶硅栅)，因此选择管多晶硅栅不受限于光刻，有利于缩小选择管器件。选择管源端接触通过第三多晶硅层自对准形成连接并引出，可以缩小选择管源端接触孔。存储管SONOS多晶硅栅由第一氮化硅侧墙淀积厚度决定，因此存储管SONOS多晶硅栅不受限于光刻，有利于缩小存储管器件。存储管源漏接触孔刻蚀是以第一氮化硅侧墙和第二氮化硅侧墙为硬掩膜层，自对准刻蚀形成，可以减小该接触孔底部的尺寸，有利于缩小存储管源漏端底部的接触孔。采用本专利技术的方法，能最大限度的节省芯片中存储器件面积，降低制造成本。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明：图1是现有2-TSONOS器件结构示意图；图2是现有1.5-TSONOS器件结构示意图；图3是所述1.5-TSONOS器件结构示意图；图4-图14是所述1.5-TSONOS器件制造工艺方法流程示意图。具体实施方式所述1.5-TSONOS器件制作工艺方法，在下面的实施例中，实施过程如下：步骤1、参见图4，在P型衬底1上形成ONO(氧化硅-氮化硅-氧化硅)层3，选择性刻蚀去除逻辑区的ONO层3，在P型衬底上1氧化形成逻辑区的栅氧化层8。然后，在ONO层3和逻辑区晶体管栅氧化层8上端依次淀积第一多晶硅层21和第一氮化硅层23。所述第一多晶硅21层用来形成存储管SONOS多晶硅栅5和逻辑区晶体管多晶硅栅22。所述第一氮化硅层23作为CMP(化学机械研磨)停止层的预留层，其厚度为步骤2、参见图5，光刻打开，刻蚀所述第一氮化硅层23，在形成的开口内进行第一多晶硅层21重掺杂注入，注入后经过热过程将注入杂质激活，由于杂质在多晶硅中很容易激活并扩散，因此被所述第一氮化硅层23遮挡住的并靠近开口处的部分第一多晶硅层也被充分掺杂(即用作存储管SONOS多晶硅栅5的第一多晶硅层21部分被充分掺杂),但是远离开口处的第一多晶硅层部分21，即逻辑区晶体管多晶硅栅22不会被掺杂。从而实现存储管SONOS多晶硅栅5和逻辑区晶体管多晶硅栅22共用第一多晶硅层21。步骤3、参见图6，刻蚀第一多晶硅层21，使所述开口在第一多晶硅层21中延伸，进行选择管阈值电压调整的离子注入；在开口内第一多晶硅层21和第一氮化硅层23的两侧面，淀积并刻蚀形成选择管和存储管隔离的第一侧墙氧化层6；在开口内淀积或热氧化形成选择管栅氧化层2；在开口内位于选择管栅氧化层2上端的第一侧墙氧化层6两侧面，淀积第二多晶硅层并进行离子注入掺杂，刻蚀所述第二多晶硅层，在开口内形成侧墙多晶硅层，该侧墙多晶硅层用作选择管多晶硅栅4；所述侧墙多晶硅层(即选择管多晶硅栅4)淀本文档来自技高网...

【技术保护点】
1.一种1.5‑T SONOS器件制作工艺方法，其特征在于，包括如下步骤：步骤1、在P型衬底上形成ONO层，选择性刻蚀去除逻辑区的ONO层，在P型衬底上形成逻辑区的栅氧化层；然后，在ONO层和逻辑区晶体管栅氧化层上端依次淀积第一多晶硅层和第一氮化硅层；步骤2、光刻打开，刻蚀所述第一氮化硅层，在形成的开口内进行第一多晶硅层重掺杂注入，注入后经过热过程将注入杂质激活；步骤3、刻蚀第一多晶硅层，使所述开口在第一多晶硅层中延伸，进行选择管阈值电压调整的离子注入；在开口内两侧面，淀积并刻蚀形成选择管和存储管隔离的第一侧墙氧化层；在开口内形成选择管栅氧化层；在开口内位于选择管栅氧化层上端的第一侧墙氧化层两侧面，淀积第二多晶硅层并进行离子注入掺杂，刻蚀所述第二多晶硅层，在开口内形成选择管多晶硅栅4；刻蚀掉开口内底部的选择管栅氧化层，暴露出P型衬底，在选择管多晶硅栅的表面、P型衬底表面形成热氧化层；进行选择管源端LDD注入形成低掺杂的漏区，刻蚀掉P型衬底表面的热氧化层；步骤4、采用LPCVD淀积氧化层形成隔离介质氧化层，进行选择管源端注入形成选择管源端；步骤5、自对准刻蚀去除掉选择管多晶硅栅之间的，位于P型衬底端部的隔离介质氧化层，将P型衬底1暴露出来；步骤6、淀积第三多晶硅层，并进行离子注入掺杂，开口内的第三多晶硅层与P型衬底直接连接；步骤7、以所述第一氮化硅层为停止层进行CMP，或直接刻蚀掉第一氮化硅层上的隔离介质氧化层和第三多晶硅层，将连接选择管源端区域之外的第一氮化硅层之上的第三多晶硅层和隔离介质氧化层去除；步骤8、CMP之后，在第三多晶硅层顶部形成有氧化层的结构；步骤9、湿法去除所述第一氮化硅层，再次淀积第二氮化硅层并刻蚀，刻蚀完之后在选择管晶体管多晶硅栅的外侧上半部分的两侧形成第一氮化硅侧墙；光刻胶显影后，再次干法刻蚀第一多晶硅层，形成存储管SONOS多晶硅栅和逻辑区晶体管多晶硅栅；步骤10、热氧化在存储管SONOS多晶硅栅的侧壁和逻辑区晶体管多晶硅栅的侧壁和顶部形成第二侧墙氧化层，进行轻漏极掺杂形成PN结；步骤11、淀积第三氮化硅层并刻蚀，在第一氮化硅侧墙和存储管SONOS多晶硅栅的外侧形成第二氮化硅侧墙，进行源漏注入形成逻辑区晶体管的源端和漏端，同时形成存储管的漏端；ONO层刻蚀，第二侧墙氧化层、逻辑区晶体管栅氧化层刻蚀，将逻辑区晶体管多晶硅栅的顶部、连接选择管源端的第三多晶硅层的顶部、源漏处P型衬底的硅暴露出来，进行自对准多晶硅化物生长；步骤12、介质隔离层生长以及平坦化，进行接触孔光刻以及刻蚀，形成位于存储管两侧的源漏接触孔、选择管共用源端的接触孔和逻辑区晶体管的接触孔；通过金属将各电极引出。...

【技术特征摘要】
1.一种1.5-TSONOS器件制作工艺方法，其特征在于，包括如下步骤：步骤1、在P型衬底上形成ONO层，选择性刻蚀去除逻辑区的ONO层，在P型衬底上形成逻辑区的栅氧化层；然后，在ONO层和逻辑区晶体管栅氧化层上端依次淀积第一多晶硅层和第一氮化硅层；步骤2、光刻打开，刻蚀所述第一氮化硅层，在形成的开口内进行第一多晶硅层重掺杂注入，注入后经过热过程将注入杂质激活；步骤3、刻蚀第一多晶硅层，使所述开口在第一多晶硅层中延伸，进行选择管阈值电压调整的离子注入；在开口内两侧面，淀积并刻蚀形成选择管和存储管隔离的第一侧墙氧化层；在开口内形成选择管栅氧化层；在开口内位于选择管栅氧化层上端的第一侧墙氧化层两侧面，淀积第二多晶硅层并进行离子注入掺杂，刻蚀所述第二多晶硅层，在开口内形成选择管多晶硅栅4；刻蚀掉开口内底部的选择管栅氧化层，暴露出P型衬底，在选择管多晶硅栅的表面、P型衬底表面形成热氧化层；进行选择管源端LDD注入形成低掺杂的漏区，刻蚀掉P型衬底表面的热氧化层；步骤4、采用LPCVD淀积氧化层形成隔离介质氧化层，进行选择管源端注入形成选择管源端；步骤5、自对准刻蚀去除掉选择管多晶硅栅之间的，位于P型衬底端部的隔离介质氧化层，将P型衬底1暴露出来；步骤6、淀积第三多晶硅层，并进行离子注入掺杂，开口内的第三多晶硅层与P型衬底直接连接；步骤7、以所述第一氮化硅层为停止层进行CMP，或直接刻蚀掉第一氮化硅层上的隔离介质氧化层和第三多晶硅层，将连接选择管源端区域之外的第一氮化硅层之上的第三多晶硅层和隔离介质氧化层去除；步骤8、CMP之后，在第三多晶硅层顶部形成有氧化层的结构；步骤9、湿法去除所述第一氮化硅层，再次淀积第二氮化硅层并刻蚀，刻蚀完之后在选择管晶体管多晶硅栅的外侧上半部分的两侧形成第一氮化硅侧墙；光刻胶显影后，再次干法刻蚀第一多晶硅层，形成存储管SONOS多晶硅栅和逻辑区晶体管多晶硅栅；步骤10、热氧化在存储管SONOS多晶硅栅的侧壁和逻辑区晶体管多晶硅栅的侧壁和顶部形成第二侧墙氧化层，进行轻漏极掺杂形成PN结；步骤11、淀积第三氮化硅层并刻蚀，在第一氮化硅侧墙和存储管SONOS多晶硅栅的外侧形成第二氮化硅侧墙，进行源漏注入形成逻辑区晶体管的源端和漏端，同时形成存储管的漏端；ONO层刻蚀，第二侧墙氧化层、逻辑区晶体管栅氧化层刻蚀，将逻辑区晶体管多晶硅栅的顶部、连接选择管源端的第三多晶硅层的顶部、源漏处P型衬底的...

【专利技术属性】
技术研发人员：许昭昭，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31